太阳城集团

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半导体结构及其制造方法.pdf

摘要
申请专利号:

太阳城集团CN201110115558.0

申请日:

2011.05.03

公开号:

CN102769028B

公开日:

2015.01.28

当前法律状态:

授权

有效性:

有权

法律详情: 授权|||实质审查的生效IPC(主分类):H01L 29/423申请日:20110503|||公开
IPC分类号: H01L29/423; H01L21/28 主分类号: H01L29/423
申请人: 旺宏电子股份有限公司
发明人: 林镇元; 林正基; 连士进; 吴锡垣
地址: 中国台湾新竹科学工业园区力行路16号
优先权:
专利代理机构: 中科专利商标代理有限责任公司 11021 代理人: 宋焰琴
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法律状态
申请(专利)号:

太阳城集团CN201110115558.0

授权太阳城集团号:

102769028B||||||

法律状态太阳城集团日:

2015.01.28|||2012.12.26|||2012.11.07

法律状态类型:

授权|||实质审查的生效|||公开

摘要

本发明公开了一种半导体结构及其制造方法。该半导体结构包括一第一掺杂阱、一第一掺杂电极、一第二掺杂电极、多个掺杂条纹与一掺杂顶区。掺杂条纹位于第一掺杂电极与第二掺杂电极之间的第一掺杂阱上。掺杂条纹互相分开。掺杂顶区位于掺杂条纹上,并延伸于掺杂条纹之间的第一掺杂阱上。第一掺杂阱与掺杂顶区具有一第一导电类型。掺杂条纹具有相反于第一导电类型的一第二导电类型。本发明各实施例的结构和方法能降低装置的开启阻抗,提升开启电流与效能。

权利要求书

1: 一种半导体结构, 其特征在于, 包括 : 一第一掺杂阱 ; 一第一掺杂电极 ; 一第二掺杂电极 ; 多个掺杂条纹, 位于该第一掺杂电极与该第二掺杂电极之间的该第一掺杂阱上, 其中 这些掺杂条纹互相分开 ; 以及 一掺杂顶区, 位于这些掺杂条纹上, 并延伸于这些掺杂条纹之间的该第一掺杂阱上, 其 中, 该第一掺杂阱与该掺杂顶区具有一第一导电类型, 这些掺杂条纹具有相反于该第一导 电类型的一第二导电类型。
2: 根据权利要求 1 所述的半导体结构, 其特征在于, 还包括 : 一介电结构, 位于该掺杂顶区上 ; 一第二掺杂阱, 位于该第一掺杂阱与该第二掺杂电极之间 ; 以及 一栅极结构, 位于该第二掺杂电极与该介电结构之间的该第二掺杂阱上, 并延伸至该 介电结构上。
3: 根据权利要求 1 所述的半导体结构, 其特征在于, 这些掺杂条纹各个的宽度为 0.2um 至 20um。
4: 根据权利要求 1 所述的半导体结构, 其特征在于, 这些掺杂条纹之间的间距为 0.2um 至 20um。
5: 根据权利要求 1 所述的半导体结构, 其特征在于, 该第一掺杂电极与该第二掺杂电 极具有相反的导电类型。
6: 根据权利要求 1 所述的半导体结构, 其特征在于, 该第一掺杂电极与该第二掺杂电 极具有该第一导电类型。
7: 一种半导体结构的制造方法, 其特征在于, 包括 : 形成多个掺杂条纹于一第一掺杂阱上, 其中这些掺杂条纹互相分开 ; 形成一掺杂顶区于这些掺杂条纹上, 并延伸于这些掺杂条纹之间的该第一掺杂阱上 ; 以及 形成一第一掺杂电极与一第二掺杂电极, 分别位于该掺杂顶区的相对侧上的该第一掺 杂阱上, 其中, 该第一掺杂阱与该掺杂顶区具有一第一导电类型, 这些掺杂条纹具有相反于该第一导 电类型的一第二导电类型。
8: 根据权利要求 7 所述的半导体结构的制造方法, 其特征在于, 这些掺杂条纹各个的 宽度为 0.2um 至 20um, 这些掺杂条纹之间的间距为 0.2um 至 20um。
9: 根据权利要求 7 所述的半导体结构的制造方法, 其特征在于, 该第一掺杂电极与该 第二掺杂电极具有相反的导电类型。
10: 根据权利要求 7 所述的半导体结构的制造方法, 其特征在于, 该第一掺杂电极与该 第二掺杂电极具有该第一导电类型。

说明书


半导体结构及其制造方法

    【技术领域】
     本发明是有太阳城集团半导体结构及其制造方法, 特别是有太阳城集团高压半导体装置及其制造方法。 背景技术
     在近几十年间, 半导体行业持续缩小半导体结构的尺寸, 并同时改善速率、 效能、 密度及集成电路的单位成本。 在一般提升装置耐压程度的方法中, 举例来说, 利用单一个掩 膜在漂移区上形成表面轮廓相同而深度范围不同的场板区域 (Field Plate Regions, 即在 漂移区上形成表面轮廓的区域 )。 然而, 这种技术对装置阻抗的降低与开启电流的提升程度 仍有限。发明内容
     本发明是有太阳城集团半导体结构及其制造方法。 半导体结构在掺杂电极之间具有掺杂 条纹与掺杂顶区。掺杂条纹互相分开。掺杂顶区位于掺杂条纹上, 并延伸于掺杂条纹之间 的区域上。 因此能降低半导体结构的开启阻抗, 提升开启电流与效能, 且不影响半导体结构 耐压程度。
     提供一种半导体结构。 半导体结构包括一第一掺杂阱、 一第一掺杂电极、 一第二掺 杂电极、 多个掺杂条纹与一掺杂顶区。掺杂条纹位于第一掺杂电极与第二掺杂电极之间的 第一掺杂阱上。掺杂条纹互相分开。掺杂顶区位于掺杂条纹上, 并延伸于掺杂条纹之间的 第一掺杂阱上。第一掺杂阱与掺杂顶区具有一第一导电类型。掺杂顶区的掺杂浓度大于第 一掺杂阱的掺杂浓度。掺杂条纹具有相反于第一导电类型的一第二导电类型。
     提供一种半导体结构的制造方法。方法包括以下步骤。形成多个掺杂条纹于一第 一掺杂阱上。掺杂条纹互相分开。形成一掺杂顶区于掺杂条纹上, 并延伸于掺杂条纹之间 的第一掺杂阱上。形成一第一掺杂电极与一第二掺杂电极, 分别位于掺杂顶区的相对侧上 的第一掺杂阱上。第一掺杂阱与掺杂顶区具有一第一导电类型。掺杂条纹具有相反于第一 导电类型的一第二导电类型。
     本发明各实施例的结构和方法能降低装置的开启阻抗, 提升开启电流与效能, 且 不影响装置耐压程度。
     下文特举优选实施例, 并配合所附附图, 作详细说明如下 : 附图说明
     图 1 绘示根据一实施例的半导体结构的俯视图。 图 2 绘示根据一实施例的半导体结构的俯视图。 图 3 绘示根据一实施例的半导体结构的俯视图。 图 4 绘示根据一实施例的半导体结构的剖面图。 图 5 绘示根据一实施例的半导体结构的剖面图。图 6 绘示根据一实施例的半导体结构的剖面图。 图 7 绘示根据一实施例的半导体结构的剖面图。 图 8 绘示一实施例的半导体结构的 I-V 曲线。 图 9 绘示根据一实施例的半导体结构的俯视图。 图 10 绘示根据一实施例的半导体结构的俯视图。 图 11 绘示根据一实施例的半导体结构的俯视图。 图 12A 至图 19B 绘示根据一实施例的半导体结构的工艺。 【主要组件符号说明】 2、 202 : 衬底 4、 204 : 第一掺杂阱 6、 206 : 第二掺杂阱 8、 108、 208 : 掺杂条纹 10、 110、 210 : 掺杂顶区 12、 112、 212 : 第一掺杂电极 14、 114、 214 : 第二掺杂电极 16、 116、 216 : 第三掺杂电极 18、 218 : 第三掺杂阱 20、 120、 220 : 第四掺杂电极 22、 222 : 介电结构 24、 224 : 栅极结构 26、 226 : 层间介电层 28、 228 : 导电层具体实施方式
     图 1 至图 3 绘示根据一实施例的半导体结构的俯视图。图 4 与图 5 绘示根据一实 施例的半导体结构的剖面图。图 6 与图 7 绘示根据另一实施例的半导体结构的剖面图。图 8 绘示一实施例的半导体结构的 I-V 曲线。图 9 至图 11 绘示根据另一实施例的半导体结构 的俯视图。
     请参照图 4, 半导体结构包括衬底 2。第一掺杂阱 4 位于衬底 2 上。第二掺杂阱 6 位于第一掺杂阱 4 上。掺杂条纹 8 位于第一掺杂阱 4 上。掺杂顶区 10 位于掺杂条纹 8 上。 第一掺杂电极 12 位于第一掺杂阱 4 上。第二掺杂电极 14 位于第二掺杂阱 6 上。第三掺杂 电极 16 位于第二掺杂阱 6 上。第三掺杂阱 18 位于衬底 2 上。第四掺杂电极 20 位于第三 掺杂阱 18 上。介电结构 22 位于衬底 2 上。栅极结构 24 位于第二掺杂电极 14 与介电结构 22 之间的第二掺杂阱 6 上, 并延伸至介电结构 22 上。层间介电层 26 位于衬底 2 上。导电 层 28 填充层间介电层 26 的开口并电性连接于第一掺杂电极 12、 第二掺杂电极 14、 第三掺 杂电极 16、 第四掺杂电极 20 与栅极结构 24。
     图 5 的半导体结构与图 4 的半导体结构的差异在于, 图 5 的半导体结构省略掺杂 条纹 8。在一实施例中, 图 4 所示的半导体结构是沿图 3 的 AA’ 线段绘制出。图 5 所示的半 导体结构是沿图 3 的 BB’ 线段绘制出。图 3 为图 1 与图 2 的半导体结构以虚线围住部分的放大图。图 3 绘示半导体结构的掺杂条纹 8、 掺杂顶区 10、 第一掺杂电极 12、 第二掺杂电极 14、 第三掺杂电极 16 与第四掺杂电极 20。图 1 是省略图 3 中的掺杂顶区 10。图 2 是省略 图 3 中的掺杂条纹 8。
     请参照图 4, 在一实施例中, 第一掺杂阱 4、 掺杂顶区 10、 第一掺杂电极 12 与第二掺 杂电极 14 是具有第一导电类型 (a first conductivity type)。衬底 2、 第二掺杂阱 6、 掺 杂条纹 8、 第三掺杂电极 16、 第三掺杂阱 18 与第四掺杂电极 20 是具有相反于第一导电类型 的第二导电类型 (a second conductivity type)。 举例来说, 第一导电类型可为 N 型, 第二 导电类型可为 P 型。在其它实施例中, 第一导电类型可为 P 型, 第二导电类型可为 N 型。在 一实施例中, 半导体结构为金属氧化物半导体 (MOS), 例如 NMOS 或 PMOS。第一掺杂电极 12 可作为漏极。第二掺杂电极 14 可作为源极。在另一实施例中, 第一掺杂电极 12 与第二掺 杂电极 14 是具有相反的导电类型。举例来说, 第一掺杂电极 12 具有 P 导电类型, 第二掺杂 电极 14 具有 N 导电类型。此例的半导体结构可为绝缘栅双极性晶体管 (IGBT)。如图 6 与 图 7 所示的半导体结构可为二极管。
     请参照图 3, 掺杂条纹 8 互相分开。在实施例中, 掺杂条纹 8 的宽度 W 为 0.2um 至 20um。掺杂条纹 8 之间的间距 D 为 0.2um 至 20um。请参照图 3 至图 5, 掺杂顶区 10 位于掺 杂条纹 8 上, 并延伸于掺杂条纹 8 之间的第一掺杂阱 4 上。在实施例中, 使用掺杂顶区 10 能帮助掺杂条纹 8 的空乏效率与程度, 因此能降低装置的开启阻抗, 提升开启电流与效能, 且不影响装置耐压程度。面积大的掺杂顶区 10 也能增加漏极区的 (N 型 ) 掺杂浓度, 而降 低漏极区表面的电阻。实施例中半导体结构可应用于高压、 超高压的 MOS、 IGBT 与二极管。 请参照图 8, 相比于一般的半导体结构, 实施例中半导体结构 ( 超高压横向扩散金属氧化物 半导体 (LDMOS)) 漏极端的开启阻抗可降低约 15%, 电流提升约 17.5%。此外, 实施例中半 导体结构的击穿电压维持在 700V 以上。
     半导体结构也可以具有如图 9 至图 11 所示的布局。图 11 为图 9 与图 10 的半导 体结构以虚线围住部分的放大图。图 11 绘示半导体结构的掺杂条纹 108、 掺杂顶区 110、 第 一掺杂电极 112、 第二掺杂电极 114、 第三掺杂电极 116 与第四掺杂电极 120。图 9 是省略图 11 中的掺杂顶区 110。图 10 是省略图 11 中的掺杂条纹 108。
     图 12A 至图 19B 绘示根据一实施例的半导体结构的工艺。标记为 A 的图是绘示半 导体结构中, 掺杂顶区位于掺杂条纹上的部分的剖面图, 例如图 3 的 AA’ 线段的剖面图。标 记为 B 的图是绘示半导体结构中, 掺杂顶区延伸于掺杂条纹之间的第一掺杂阱上的部分的 剖面图, 例如图 3 的 BB’ 线段的剖面图。
     请参照图 12A 与图 12B, 提供一衬底 202 例如块状硅或绝缘层上覆硅 (SOI)。第一 掺杂阱 204 形成于衬底 202 上。第二掺杂阱 206 形成于第一掺杂阱 204 上。第三掺杂阱 218 形成于衬底 202 上。在一实施例中, 第二掺杂阱 206 与第三掺杂阱 218 是利用相同掩膜 同时形成。请参照图 12A, 掺杂条纹 208 可形成于第一掺杂阱 204 上。
     请参照图 13A 与图 13B, 形成掺杂顶区 210 于掺杂条纹 208 上与第一掺杂阱 204 上。在实施例中, 用以形成掺杂顶区 210 的掩膜是不同于用以形成掺杂条纹 208 的掩膜。
     请参照图 14A 与图 14B, 形成介电结构 222 于衬底 202 上。介电结构 222 并不限于 如图 14A 与图 14B 所示的场氧化物, 也可包括浅沟槽隔离。
     请参照图 15A 与图 15B, 可形成栅极结构 224 于第一掺杂阱 204 与第二掺杂阱 206上, 并延伸至介电结构 222 上。栅极结构 224 可包括栅介电层、 栅电极层与间隙壁。栅电极 层形成于栅介电层上。 间隙壁形成于栅介电层与栅电极层的相对侧壁上。 在一实施例中, 在 形成栅介电层之间, 是在衬底 202 的表面上形成牺牲氧化物 (SAC oxide), 然后移除牺牲氧 化物, 以得到帮助形成质量良好的栅介电层。栅电极层可包括多晶硅与形成于多晶硅上的 金属硅化物例如硅化钨。 间隙壁可包括二氧化硅例如四乙氧基硅烷 (Tetraethoxy silane ; TEOS)。
     请参照图 16A 与图 16B, 形成第一掺杂电极 212 于第一掺杂阱 204 上。形成第二掺 杂电极 214 于第二掺杂阱 206 上。在一实施例中, 第一掺杂电极 212 与第二掺杂电极 214 是重掺杂的。请参照图 17A 与图 17B, 形成第三掺杂电极 216 于第二掺杂阱 206 上。形成 第四掺杂电极 220 于第三掺杂阱 218 上。在一实施例中, 第三掺杂电极 216 与第四掺杂电 极 220 是重掺杂的。请参照图 18A 与图 18B, 形成层间介电层 226 于衬底 202 上。请参照图 19A 与图 19B, 以导电层 228 填充层间介电层 226 的开口。导电层 228 可包括金属。
太阳城集团     虽然本发明已以优选实施例公开如上, 然其并非用以限定本发明, 任何本领域的 普通技术人员, 在不脱离本发明的精神和范围内, 应当可以做局部的更改与修饰, 因此本发 明的保护范围当视权利要求所界定者为准。

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