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多通道前向时钟高速串行接口的正交时钟产生电路.pdf

摘要
申请专利号:

CN201210130284.7

申请日:

2012.04.27

公开号:

CN102684684B

公开日:

2015.01.21

当前法律状态:

授权

有效性:

有权

法律详情: 授权|||专利申请权的转移IPC(主分类):H03L 7/00变更事项:申请人变更前权利人:清华大学变更后权利人:清华大学深圳研究生院变更事项:地址变更前权利人:100084 北京市海淀区100084-82信箱变更后权利人:518055 广东省深圳市南山区深圳大学城清华校区(H楼303B)登记生效日:20130426|||实质审查的生效IPC(主分类):H03L 7/00申请日:20120427|||公开
IPC分类号: H03L7/00 主分类号: H03L7/00
申请人: 清华大学深圳研究生院
发明人: 黄柯; 王自强; 郑旭强; 李福乐; 马轩; 俞坤治; 张春; 王志华
地址: 518055 广东省深圳市南山区深圳大学城清华校区(H楼303B)
优先权:
专利代理机构: 北京众合诚成知识产权代理有限公司 11246 代理人: 朱琨
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法律状态
申请(专利)号:

CN201210130284.7

授权太阳城集团号:

太阳城集团102684684B|||||||||

法律状态太阳城集团日:

2015.01.21|||2013.05.22|||2012.11.14|||2012.09.19

法律状态类型:

太阳城集团授权|||专利申请权、专利权的转移|||实质审查的生效|||公开

摘要

本发明公开了电路设计和数据传输技术领域中的一种多通道前向时钟高速串行接口的正交时钟产生电路。包括延迟线电路、第一相位平均电路、第二相位平均电路、第一缓冲器和第二缓冲器;延迟线电路用于产生等相位差的第一相时钟、第二相时钟、第三相时钟和第四相时钟;第一相位平均电路用于输入同相的第二相时钟和同相的第三相时钟,其输出时钟的相位为第二和第三相时钟的相位的均值;第二相位平均电路用于输入反相的第一相时钟和同相的第四相时钟,其输出时钟的相位为第一相时钟反相相位和第四相时钟的相位的均值;第一和第二缓冲器分别用于输入第一和第二相位平均电路的输出时钟,并经过满摆幅放大后输出。本发明提供的电路功耗低且占用面积小。

权利要求书

1.一种多通道前向时钟高速串行接口的正交时钟产生电路,其特征是所述正
交时钟产生电路包括延迟线电路、第一相位平均电路、第二相位平均电路、第一
缓冲器和第二缓冲器;
所述延迟线电路用于在参考时钟通过时产生等相位差的四相时钟,所述等相
位差的四相时钟分别为第一相时钟CK1、第二相时钟CK2、第三相时钟CK3和
第四相时钟CK4;所述延迟线电路包括至少4个延时单元,每个延时单元具有相
等的延时;
所述第一相位平均电路包括第一差分输入端、第二差分输入端和差分输出
端;第一相位平均电路的第一差分输入端用于输入同相的第二相时钟CK2,第一
相位平均电路的第二差分输入端用于输入同相的第三相时钟CK3,第一相位平均
电路的差分输出端用于输出第一输出时钟,该第一输出时钟的相位为第二相时钟
CK2和第三相时钟CK3的相位的平均值;
所述第二相位平均电路包括第一差分输入端、第二差分输入端和差分输出
端;第二相位平均电路的第一差分输入端用于输入反相的第一相时钟CK1,第二
相位平均电路的第二差分输入端用于输入同相的第四相时钟CK4,第二相位平均
电路的差分输出端用于输出第二输出时钟,该第二输出时钟的相位为第一相时钟
CK1的反相相位和第四相时钟CK4的相位的平均值;
所述第一缓冲器包括差分输入端和输出端;第一缓冲器的差分输入端用于输
入第一输出时钟,第一缓冲器的输出端用于输出经过满摆幅放大的第一输出时
钟;
所述第二缓冲器包括差分输入端和输出端;第二缓冲器的差分输入端用于输
入第二输出时钟,第二缓冲器的输出端用于输出经过满摆幅放大的第二输出时
钟。
2.根据权利要求1所述的正交时钟产生电路,其特征是所述延时单元采用电
流模逻辑CML缓冲器。
3.根据权利要求1或2所述的正交时钟产生电路,其特征是所述第一相位平
均电路采用相位插值PI电路。
4.根据权利要求1或2所述的正交时钟产生电路,其特征是所述第二相位平
均电路采用相位插值PI电路。
5.根据权利要求1或2所述的正交时钟产生电路,其特征是所述第一缓冲器
采用电流模逻辑CML缓冲器。
6.根据权利要求1或2所述的正交时钟产生电路,其特征是所述第二缓冲器
采用电流模逻辑CML缓冲器。

说明书

多通道前向时钟高速串行接口的正交时钟产生电路

技术领域

本发明属于电路设计和数据传输技术领域,尤其涉及一种多通道前向时
钟高速串行接口的正交时钟产生电路。

背景技术

在多通道前向时钟的高速串行接口中,发射端和接收端各自由一条时钟
通道和多条数据通道组成。发射端的时钟通道向接收端的时钟通道发送差分
的时钟信号。为了在接收端的数据通道进行数据恢复,接收端的时钟通道需
要向数据通道提供正交的四相时钟。因此,接收端的时钟通道需要将接收到
的前向时钟转换为正交的四相时钟。所以在接收端的时钟通道,一个正交时
钟产生电路必不可少。

目前,PLL(Phase lock Loop,锁相环)和DLL(Delay Locked Loop,
延迟锁相环)常被利用在接收端的时钟通道里用来产生正交时钟。但是,PLL
对前向时钟的抖动是低通特性,对VCO(Voltage Controlled Oscillator,压控
振荡器)的噪声是高通特性,因此PLL产生的正交时钟信号会引入新的抖动。
通常要达到好的噪声性能,VCO需要采用LC VCO的结构,电感会占用较大
的面积,而且环路滤波器的应用会消耗相当大的面积。另一方面,DLL对前
向时钟的抖动是全通的特性,但是工作在数GHz的DLL设计难度较大。DLL
包括鉴相器、电荷泵和环路滤波器等电路。工作在数GHz的鉴相器,电荷泵
会消耗较大功耗,环路滤波器会占用较大面积。

发明内容

本发明的目的在于,提出一种多通道前向时钟高速串行接口的正交时钟产
生电路,用以解决现有的正交时钟产生电路存在的设计难度高、功耗多以及占
用面积大等问题。

为实现上述目的,本发明提供的技术方案是,一种多通道前向时钟高速串
行接口的正交时钟产生电路,其特征是所述正交时钟产生电路包括延迟线电
路、第一相位平均电路、第二相位平均电路、第一缓冲器和第二缓冲器;

所述延迟线电路用于在参考时钟通过时产生等相位差的四相时钟,所述等
相位差的四相时钟分别为第一相时钟CK1、第二相时钟CK2、第三相时钟CK3
和第四相时钟CK4;所述延迟线电路包括至少4个延时单元,每个延时单元具
有相等的延时;

所述第一相位平均电路包括第一差分输入端、第二差分输入端和差分输出
端;第一相位平均电路的第一差分输入端用于输入同相的第二相时钟CK2,第
一相位平均电路的第二差分输入端用于输入同相的第三相时钟CK3,第一相位
平均电路的差分输出端用于输出第一输出时钟,该第一输出时钟的相位为第二
相时钟CK2和第三相时钟CK3的相位的平均值;

所述第二相位平均电路包括第一差分输入端、第二差分输入端和差分输出
端;第二相位平均电路的第一差分输入端用于输入反相的第一相时钟CK1,第
二相位平均电路的第二差分输入端用于输入同相的第四相时钟CK4,第二相位
平均电路的差分输出端用于输出第二输出时钟,该第二输出时钟的相位为第一
相时钟CK1的反相相位和第四相时钟CK4的相位的平均值;

所述第一缓冲器包括差分输入端和输出端;第一缓冲器的差分输入端用于
输入第一输出时钟,第一缓冲器的输出端用于输出经过满摆幅放大的第一输出
时钟;

所述第二缓冲器包括差分输入端和输出端;第二缓冲器的差分输入端用于
输入第二输出时钟,第二缓冲器的输出端用于输出经过满摆幅放大的第二输出
时钟。

所述延时单元采用电流模逻辑CML缓冲器。

所述第一相位平均电路采用相位插值PI电路。

所述第二相位平均电路采用相位插值PI电路。

所述第一缓冲器采用电流模逻辑CML缓冲器。

所述第二缓冲器采用电流模逻辑CML缓冲器。

本发明提供的电路不但解决了延迟锁相环引入的抖动,而且具有设计简
单、功耗低且占用面积小等特点。

附图说明

图1是多通道前向时钟高速串行接口的正交时钟产生电路图;

图2是延时单元电路图;

图3是相位平均电路图;

图4是缓冲器电路图。

具体实施方式

下面结合附图,对优选实施例作详细说明。应该强调的是,下述说明仅
仅是示例性的,而不是为了限制本发明的范围及其应用。

图1是多通道前向时钟高速串行接口的正交时钟产生电路图。图1中,本
发明提供的多通道前向时钟高速串行接口的正交时钟产生电路包括延迟线电
路101、第一相位平均电路102、第二相位平均电路103、第一缓冲器104和第
二缓冲器105。

一般高速串口中采用的DLL由鉴相器(PD,Phase Discriminator),电荷泵
(CP,Charge Pump),环路滤波器(LF,Loop Filter)和压控延迟线(VCDL,
Voltage Controlled Delay Line)构成。本发明中,延迟线电路101所使用的延迟
线采用DLL中的压控延迟线,并且控制电压是固定的。延迟线电路101包括
至少4个延时单元,每个延时单元的负载完全相等以使每个延时单元具有完全
相等的延时。前向时钟经过该延迟线电路101后产生四相等相位差的时钟,分
别为第一相时钟CK1、第二相时钟CK2、第三相时钟CK3和第四相时钟CK4。

第一相位平均电路102包括第一差分输入端(IN1P和IN1N)、第二差分
输入端(IN2P和IN2N)和差分输出端(OP和ON);第一相位平均电路102
的第一差分输入端(IN1P和IN1N)用于输入同相的第二相时钟CK2,第一相
位平均电路102的第二差分输入端(IN2P和IN2N)用于输入同相的第三相时
钟CK3,第一相位平均电路102的差分输出端(OP和ON)用于输出第一输
出时钟,该第一输出时钟的相位为第二相时钟CK2和第三相时钟CK3的相位
的平均值。

第二相位平均电路103包括第一差分输入端(IN1P和IN1N)、第二差分
输入端(IN2P和IN2N)和差分输出端(OP和ON);第二相位平均电路103
的第一差分输入端(IN1P和IN1N)用于输入反相的第一相时钟CK1,第二相
位平均电路103的第二差分输入端(IN2P和IN2N)用于输入同相的第四相时
钟CK4,第二相位平均电路的差分输出端(OP和ON)用于输出第二输出时
钟,该第二输出时钟的相位为第一相时钟CK1的反相相位和第四相时钟CK4
的相位的平均值。

第一缓冲器104包括差分输入端(IP和IN)和输出端(OP和ON);第一
缓冲器104的差分输入端(IP和IN)用于输入第一输出时钟,第一缓冲器104
的输出端(OP和ON)用于输出经过满摆幅放大的第一输出时钟。其中,满摆
幅是指缓冲器输出的高电平已达到缓冲器所能输出的最高电压值并且缓冲器
输出的低电平也达到缓冲器所能输出的最低电压值。

第二缓冲器105包括差分输入端(IP和IN)和输出端(OP和ON);第二
缓冲器105的差分输入端(IP和IN)用于输入第二输出时钟,第二缓冲器105
的输出端(OP和ON)用于输出经过满摆幅放大的第二输出时钟。

图2是延时单元电路图。本发明中,延时单元电路功能是对进入延时链的
时钟进行延时、产生等相位差的四相时钟。图2中,每个延时单元的负载完全
相等,以产生四相等相位差的差分时钟,作为相位平均电路的输入。每个延时
单元采用CML(电流模逻辑,Current-Mode Logic)缓冲器。

图3是相位平均电路图。本发明中,第一相位平均电路102和第二相位平
均电路103均使用图3的电路结构。IN1P和IN1N是相位平均电路的一对差分
时钟信号的输入端,IN2P和IN2N是相位平均电路的另一对差分时钟信号的输
入端,OP和ON是相位平均电路的差分输出端。该电路本质上是一个相位插
值电路,其输出时钟的相位是两个输入时钟相位的平均。它类似于一个CML
缓冲器,它将CML缓冲器每个差分输入管复制之后并联在原输入管的两端,
使原来两输入的电路变成了一个四输入的电路。每个输入管的尺寸一致,其偏
置和CML缓冲器一样,是片上产生且固定的。

图4是缓冲器电路图。本发明中,第一缓冲器1和第二缓冲器2均使用图
4的电路结构。该缓冲器电路是一个差分放大器,IP和IN是缓冲器电路的差
分输入端,OP和ON是缓冲器电路的输出端。该电路将输入信号满摆幅放大
后输出。

本发明与现存技术相比,其大部分电路都使用CML缓冲器,因此可以
方便地用CML标准单元实现。并且该设计避免使用延迟锁相环,大大减小
了集成电路功耗和面积,同时避免了延迟锁相环引入的抖动。

以上所述,仅为本发明较佳的具体实施方式,但本发明的保护范围并不局
限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易
想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护
范围应该以权利要求的保护范围为准。

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通道 时钟 高速 串行 接口 正交 产生 电路
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