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一种形成双应力刻蚀阻挡层的方法.pdf

摘要
申请专利号:

CN201210158826.1

申请日:

2012.05.22

公开号:

太阳城集团CN102709246B

公开日:

2015.01.21

当前法律状态:

授权

有效性:

有权

法律详情: 授权|||实质审查的生效IPC(主分类):H01L 21/8238申请日:20120522|||公开
IPC分类号: H01L21/8238 主分类号: H01L21/8238
申请人: 上海华力微电子有限公司
发明人: 徐强
地址: 201210 上海市浦东新区张江高科技园区高斯路568号
优先权:
专利代理机构: 上海新天专利代理有限公司 31213 代理人: 王敏杰
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法律状态
申请(专利)号:

太阳城集团CN201210158826.1

授权太阳城集团号:

102709246B||||||

法律状态太阳城集团日:

2015.01.21|||2012.11.28|||2012.10.03

法律状态类型:

太阳城集团授权|||实质审查的生效|||公开

摘要

本发明一种形成双应力刻蚀阻挡层的方法,包括:具有NMOS区域与PMOS区域的半导体器件,其中,对PMOS区域上的高拉应力氮化硅层进行二次刻蚀,第一次为对PMOS区域上高拉应力氮化硅层进行部分干法刻蚀,使PMOS区域上残留部分高拉应力氮化硅层;第二次为对PMOS区域上的高拉应力氮化硅层3进行远端等离子体化学的刻蚀,将残留部分的高拉应力氮化硅层完全移除,同时使NMOS区域上未被光刻阻挡层覆盖的高拉应力氮化硅层侧面也被刻蚀一部分。通过使用本发明一种形成双应力刻蚀阻挡层的方法,有效地改善了PMOS区域上方的高拉应力氮化硅层去除的方法,使高拉应力氮化硅层与高压应力氮化硅层之间的交叠区域平整,同时该方法能够很好的处理不同应力SiN薄膜的交叠区域,从而提高产品良率。

权利要求书

权利要求书
1.  一种形成双应力刻蚀阻挡层的方法,包括:具有NMOS区域与PMOS区域的半导体器
件,其特征在于,还包括以下工艺步骤:
步骤一,在NMOS区域与PMOS区域上方沉积高拉应力氮化硅层;
步骤二,在NMOS区域上方高拉应力氮化硅层的上表面生成光刻阻挡层,并对PMOS区域上高拉应力氮化硅层进行部分刻蚀,使PMOS区域上残留部分高拉应力氮化硅层;
步骤三,对PMOS区域上的高拉应力氮化硅层进行第二次刻蚀,将残留部分的高拉应力氮化硅层完全移除,同时NMOS区域上高拉应力氮化硅层未被光刻阻挡层覆盖的侧面也被刻蚀一部分;
步骤四,去除NMOS区域上光刻阻挡层;
步骤五,在所述NMOS区域上方高拉应力氮化硅层以及PMOS的上表面覆盖高压应力氮化硅层;
步骤六,在所述PMOS区域上方的高压应力氮化硅层上表面生成光刻阻挡层,并对所述NMOS区域上方的高压应力氮化硅层进行刻蚀,使NMOS区域上方的所述高拉应力氮化硅层完全露出;
步骤七,移除所述PMOS区域上方的所述光刻阻挡层。

2.  根据权利要求1所述的形成双应力刻蚀阻挡层的方法,其特征在于,所述步骤二中对PMOS区域上高拉应力氮化硅层进行部分刻蚀的方法为选择性干法刻蚀方法。

3.  根据权利要求1所述的形成双应力刻蚀阻挡层的方法,其特征在于,所述步骤三中的第二次刻蚀的方法为远端等离子体化学刻蚀的方法。

4.  根据权利要求3所述的形成双应力刻蚀阻挡层的方法,其特征在于,所述远端等离子体化学刻蚀所采用的气体为:NH3、H2以及NF3。

5.  根据权利要求1所述的形成双应力刻蚀阻挡层的方法,其特征在于,所述步骤三中,所述NMOS区域6、上高拉应力氮化硅层的侧面也被刻蚀一部分,是通过控制所述第二次刻蚀的太阳城集团来控制。

6.  根据权利要求1所述的形成双应力刻蚀阻挡层的方法,其特征在于,所述高拉应力氮化硅层的沉积厚度与所述高压应力氮化硅层沉积的厚度一致。

太阳城集团7.  根据权利要求1所述的形成双应力刻蚀阻挡层的方法,其特征在于,所述步骤七中,移除所述PMOS区域上方的所述光刻阻挡层后,所述高拉应力氮化硅层与所述高压应力氮化硅层的连接点的上表面为平面。

说明书

说明书一种形成双应力刻蚀阻挡层的方法
技术领域
[0001]本发明涉及一种形成双应力层的方法,尤其涉及一种形成双应力刻蚀阻挡层的方法。
背景技术
[0002]应变硅技术集成工艺在45纳米节点已经得到大范围的应用。所谓应变硅技术是指在掺杂区域上形成可在衬底上产生应力的应力层,该应力层的应用能够增加源漏极中载流子的迁移率。沿沟道方向的压应力可以提高空穴的迁移率,而沿沟道方向的拉应力可以提高电子的迁移率。为了对沟道内的载流子迁移率有明显的改进,该引入应力的材料层通常形成于接近沟道的表面,通常可以在CMOS器件上直接形成具有应力的氮化硅蚀刻阻挡层来实现。即在NMOS的N型沟道表面形成拉应力SiN层,在PMOS的P型沟道表面形成压应力SiN层。
[0003] 然而,就目前工艺集成来说,不同应力SiN薄膜的交叠区域处理是一个难点,如图1A-1F所示,由图1A可知,在NMOS区域1与PMOS区域2上沉积高拉应力氮化硅
层3;由图1B可知在NMOS区域1上的高拉应力氮化硅层3的上表面生成光刻阻挡层5,并将PMOS区域2上的高拉应力氮化硅层3完全移除;由图1C可知,移除光刻阻挡层5并在NMOS区域1高拉应力氮化硅层3的上表面以及PMOS区域2上表面沉积高压应力氮化硅层
4;由图1D可知,在PMOS区域2上的高压应力氮化硅层4的上表面沉积光刻阻挡层5;由图1E可知,移除NMOS区域1高拉应力氮化硅层3上表面的高压应力氮化硅层4,由以上的工艺步骤得出,很容易因为高拉应力氮化硅层3与高压应力氮化硅层4的交叠区域也就是连接处发生不规则形状而造成良率的损失。目前对于交叠的问题,主要通过干法刻蚀工艺的调整或者在版图设计时候加以考量以尽量减少对良率的影响,但是增加了工艺控制的难度。因此急需找到一种和现有工艺兼容,并且不产生工艺缺陷的工艺方法。
发明内容
[0004]发明公开了一种形成双应力刻蚀阻挡层的方法。用以解决现有技术中高拉应力氮化硅层与高压应力氮化硅层的交叠区域不平整,所造成良率损失的问题。
[0005] 为实现上述目的,发明采用的技术方案是:一种形成双应力刻蚀阻挡层的方法,包括:具有NMOS区域与PMOS区域的半导体器件,
其中,还包括以下工艺步骤:
步骤一,在NMOS区域与PMOS区域上方沉积高拉应力氮化硅层;
步骤二,在NMOS区域上方高拉应力氮化硅层的上表面生成光刻阻挡层,并对PMOS区域上高拉应力氮化硅层进行部分刻蚀,使PMOS区域上残留部分高拉应力氮化硅层;
步骤三,对PMOS区域上的高拉应力氮化硅层进行第二次刻蚀,将残留部分的高拉应力氮化硅层完全移除,同时NMOS区域上高拉应力氮化硅层未被光刻阻挡层覆盖的侧面也被刻蚀一部分;
步骤四,去除NMOS区域上光刻阻挡层;
步骤五,在所述NMOS区域上方高拉应力氮化硅层以及PMOS的上表面覆盖高压应力氮化硅层;
步骤六,在所述PMOS区域上方的高压应力氮化硅层上表面生成光刻阻挡层,并对所述NMOS区域上方的高压应力氮化硅层进行刻蚀,使NMOS区域上方的所述高拉应力氮化硅层完全露出;
步骤七,移除所述PMOS区域上方的所述光刻阻挡层。
[0006] 上述的形成双应力刻蚀阻挡层的方法,其中,所述步骤二中对PMOS区域上高拉应力氮化硅层进行部分刻蚀的方法为选择性干法刻蚀方法。
[0007] 上述的形成双应力刻蚀阻挡层的方法,其中,所述步骤三中的第二次刻蚀的方法为远端等离子体化学刻蚀的方法。
[0008] 上述的形成双应力刻蚀阻挡层的方法,其中,所述远端等离子体化学刻蚀所采用的气体为:NH3、H2以及NF3。
[0009] 上述的形成双应力刻蚀阻挡层的方法,其中,所述步骤三中,所述NMOS区域上高拉应力氮化硅层的侧面也被刻蚀一部分,是通过控制所述第二次刻蚀的太阳城集团来控制。[0010] 上述的形成双应力刻蚀阻挡层的方法,其中,所述高拉应力氮化硅层的沉积厚度与所述高压应力氮化硅层沉积的厚度一致。
[0011]上述的形成双应力刻蚀阻挡层的方法,其中,所述步骤七中,移除所述PMOS区域上方的所述光刻阻挡层后,所述高拉应力氮化硅层与所述高压应力氮化硅层的连接点的上表面为平面。
[0012] 本发明中一种形成双应力刻蚀阻挡层的方法,采用了如上方案具有以下效果:
1、有效地改善了PMOS区域上方的高拉应力氮化硅层去除的方法,使高拉应力氮化硅层与高压应力氮化硅层之间的交叠区域平整;
2、同时该方法能够很好的处理不同应力SiN薄膜的交叠区域,从而提高产品良率。
附图说明
[0013] 通过阅读参照如下附图对非限制性实施例所作的详细描述,发明的其它特征,目的和优点将会变得更明显。
[0014] 图1A-1F为现有技术中NMOS区域上形成高拉应力氮化硅层,在PMOS区域上形成高压应力氮化硅层的示意图;
图2A-2H为本发明形成双应力刻蚀阻挡层的方法的示意图;
图3为本发明形成双应力刻蚀阻挡层的方法的工艺步骤示意图;
如图序号为:NMOS区域1、PMOS区域2、高拉应力氮化硅层3、高压应力氮化硅层4、光刻阻挡层5。
具体实施方式
[0015] 为了使发明实现的技术手段、创造特征、达成目的和功效易于明白了解,下结合具体图示,进一步阐述本发明。
[0016] 如图2A-2H所示,一种形成双应力刻蚀阻挡层的方法,包括:具有NMOS区域1与
PMOS区域2的半导体器件,其中,还包括以下工艺步骤:
步骤一,在NMOS区域1与PMOS区域2上方沉积高拉应力氮化硅层3,使高拉应力氮化硅层3完全覆盖NMOS区域1与PMOS区域2上方;
步骤二,在NMOS区域1上方高拉应力氮化硅层3的上表面生成光刻阻挡层5,并对PMOS
区域2上高拉应力氮化硅层3进行部分刻蚀,使PMOS区域2上残留部分高拉应力氮化硅层
3,进一步的,在步骤二中对PMOS区域2上高拉应力氮化硅层3进行部分刻蚀的方法为选择性干法刻蚀方法;
步骤三,对PMOS区域2上的高拉应力氮化硅层3进行第二次刻蚀,将残留部分的高拉应力氮化硅层3完全移除,同时NMOS区域1上高拉应力氮化硅层3未被光刻阻挡层5覆盖的侧面也被刻蚀一部分;进一步的,在步骤三中的第二次刻蚀的方法为远端等离子体化学刻蚀的方法。更进一步的,远端等离子体化学刻蚀所采用的气体为:NH3、H2以及NF3。[0017] 步骤四,去除NMOS区域1上光刻阻挡层5;
步骤五,在NMOS区域1上方高拉应力氮化硅层3以及PMOS的上表面覆盖高压应力氮化硅层4;
步骤六,在PMOS区域2上方的高压应力氮化硅层4上表面生成光刻阻挡层5,并对NMOS区域1上方的高压应力氮化硅层4进行刻蚀,使NMOS区域1上方的高拉应力氮化硅层3完全露出;
步骤七,移除PMOS区域2上方的光刻阻挡层5。
[0018]在本发明的具体实施例中,步骤三中,NMOS区域1上高拉应力氮化硅层3的侧面也被刻蚀一部分,是通过控制第二次刻蚀的太阳城集团来控制。
[0019]在本发明的具体实施例中,高拉应力氮化硅层3的沉积厚度与高压应力氮化硅层
4沉积的厚度一致。
[0020]在本发明的具体实施例中,步骤七中,移除PMOS区域2上方的光刻阻挡层5后,高拉应力氮化硅层3与高压应力氮化硅层4的连接点的上表面为平面。
[0021]在本发明的具体实施方式中,首先需要一具有NMOS区域1以及PMOS区域2的半导体器件,首先在NMOS区域1以及PMOS区域2上方沉积高拉应力氮化硅层3,并使高拉应力氮化硅层3完全覆盖NMOS区域1与PMOS区域2上方;然后在NMOS区域1上方高拉应力氮化硅层3的上表面生成光刻阻挡层5,此时PMOS区域2上方高拉应力氮化硅层3上表面裸露;其次,对PMOS区域2上高拉应力氮化硅层3进行部分干法刻蚀,使PMOS区域2上残留部分高拉应力氮化硅层3;再对PMOS区域2上的高拉应力氮化硅层3进行远端等离子体化学的刻蚀,将残留部分的高拉应力氮化硅层3完全移除,同时使NMOS区域1上未被光刻阻挡层5覆盖的高拉应力氮化硅层3侧面也被刻蚀一部分;之后去除NMOS区域1上光刻阻挡层5;在NMOS区域1上方高拉应力氮化硅层3以及PMOS的上表面覆盖高压应力氮化硅层4;然后在PMOS区域2上方的高压应力氮化硅层4上表面生成光刻阻挡层5,并对NMOS区域1上方的高压应力氮化硅层4进行刻蚀,使NMOS区域1上方的高拉应力氮化硅层3完全露出;最后移除PMOS区域2上方的光刻阻挡层5,形成高拉应力氮化硅层3与高压应力氮化硅层4的连接点的上表面为平面。
[0022]综上所述,本发明一种形成双应力刻蚀阻挡层的方法,有效地改善了PMOS区域上方的高拉应力氮化硅层去除的方法,使高拉应力氮化硅层与高压应力氮化硅层之间的交叠
太阳城集团区域平整,同时该方法能够很好的处理不同应力SiN薄膜的交叠区域,从而提高产品良率。[0023] 以上对发明的具体实施例进行了描述。需要理解的是,发明并不局限于上述特定实施方式,其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施;本领域技术人员可以在权利要求的范围内做出各种变形或修改,这并不影响发明的实质内容。

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