太阳城集团

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半导体存储器件.pdf

摘要
申请专利号:

太阳城集团CN201010614320.8

申请日:

2010.12.30

公开号:

CN102157527B

公开日:

2015.01.07

当前法律状态:

授权

有效性:

有权

法律详情: 授权|||实质审查的生效IPC(主分类):H01L 27/105申请日:20101230|||公开
IPC分类号: H01L27/105; H01L29/06; H01L29/40 主分类号: H01L27/105
申请人: 三星电子株式会社
发明人: 郑铉雨; 金冈昱; 吴容哲; 金熙中; 金铉琦
地址: 韩国京畿道
优先权: 2009.12.31 KR 135332/09
专利代理机构: 北京市柳沈律师事务所 11105 代理人: 张波
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法律状态
申请(专利)号:

太阳城集团CN201010614320.8

授权太阳城集团号:

太阳城集团102157527B||||||

法律状态太阳城集团日:

2015.01.07|||2012.12.05|||2011.08.17

法律状态类型:

授权|||实质审查的生效|||公开

摘要

本发明提供一种半导体存储器件,该半导体存储器件包括分别设置在形成于有源部分和器件隔离图案中的凹槽的两个内侧壁上的第一掩埋栅和第二掩埋栅。第一掩埋栅和第二掩埋栅彼此独立地受控。

权利要求书

1: 半导体存储器件, 包括 : 器件隔离图案, 形成在基板中以限定在第一方向上延伸的有源部分 ; 第一掩埋栅和第二掩埋栅, 分别设置在形成在所述有源部分和所述器件隔离图案中 的凹槽的第一内侧壁和第二内侧壁上, 所述凹槽在不与所述第一方向平行的第二方向上延 伸, 所述第一掩埋栅和所述第二掩埋栅彼此独立地受控 ; 栅电介质膜, 分别插置在所述第一掩埋栅与所述凹槽的所述第一内侧壁之间以及在所 述第二掩埋栅与所述凹槽的所述第二内侧壁之间 ; 第一掺杂区和第二掺杂区, 分别形成在所述凹槽的两侧上的所述有源部分的上部中 ; 以及 公共掺杂区, 形成在所述凹槽的底表面下面的所述有源部分中。
2: 根据权利要求 1 所述的半导体存储器件, 其中所述第一掩埋栅设置在所述第一内侧 壁的下侧壁上, 所述第二掩埋栅设置在所述第二内侧壁的下侧壁上。
3: 根据权利要求 2 所述的半导体存储器件, 其中 所述第一内侧壁的所述下侧壁相对于所述第一内侧壁的上侧壁横向地凹入以限定第 一底切区, 所述第二内侧壁的所述下侧壁相对于所述第二内侧壁的上侧壁横向地凹入以限定第 二底切区, 所述第一掩埋栅设置在所述第一底切区中, 以及 所述第二掩埋栅设置在所述第二底切区中。
4: 根据权利要求 3 所述的半导体存储器件, 其中 所述第一内侧壁的所述下侧壁包括由所述有源部分形成的第一有源下侧壁以及由所 述器件隔离图案形成的第一非有源下侧壁, 所述第一非有源下侧壁比所述第一有源下侧壁横向地凹入更多, 从而由所述第一掩埋 栅控制的第一沟道区包括在所述第一方向上延伸的第一部分和在所述第二方向上延伸的 第二部分, 所述第二内侧壁的所述下侧壁包括由所述有源部分形成的第二有源下侧壁以及由所 述器件隔离图案形成的第二非有源下侧壁, 以及 所述第二非有源下侧壁比所述第二有源下侧壁横向地凹入更多, 从而由所述第二掩埋 栅控制的第二沟道区包括在所述第一方向上延伸的第一部分和在所述第二方向上延伸的 第二部分。
5: 根据权利要求 1 所述的半导体存储器件, 还包括 : 第一数据存储元件, 电连接到所述第一掺杂区 ; 第二数据存储元件, 电连接到所述第二掺杂区 ; 以及 公共布线, 电连接到所述公共掺杂区。
6: 根据权利要求 5 所述的半导体存储器件, 还包括 : 公共柱, 设置在所述凹槽中并连接到所述公共掺杂区 ; 第一绝缘间隔体, 插置在所述公共柱与所述第一掩埋栅之间 ; 以及 第二绝缘间隔体, 插置在所述公共柱与所述第二掩埋栅之间, 其中, 所述公共布线电连接到所述公共柱的上表面。 2
7: 根据权利要求 5 所述的半导体存储器件, 其中 所述第一数据存储元件是第一电容器, 其包括电连接到所述第一掺杂区的第一存储电 极, 所述第二数据存储元件是第二电容器, 其包括电连接到所述第二掺杂区的第二存储电 极, 所述公共布线是横跨过所述第一掩埋栅和所述第二掩埋栅的位线。
8: 根据权利要求 5 所述的半导体存储器件, 其中所述第一数据存储元件包括第一可变 电阻器, 其可变化为具有彼此不同的电阻率的多个稳定状态, 以及 所述第二数据存储元件包括第二可变电阻器, 其可变化为具有彼此不同的电阻率的多 个稳定状态。
9: 根据权利要求 1 所述的半导体存储器件, 其中所述第二方向不与所述第一方向垂 直。
10: 根据权利要求 1 所述的半导体存储器件, 其中所述第二方向垂直于所述第一方向。

说明书


半导体存储器件

    技术领域 在此的示例性实施方式涉及半导体器件及其形成方法, 更具体地, 涉及半导体存 储器件及其形成方法。
     背景技术 半导体器件通常被认为是电子产业中的重要器件, 因为半导体器件具有诸如多功 能和 / 或低制造成本的特征。半导体存储器件是能存储逻辑数据并能读取所存储数据的半 导体器件。半导体存储器件主要分为挥发性存储器件或非挥发性存储器件。挥发性存储器 件在电源关闭时不保留存储数据。DRAM 器件和 SRAM 器件是代表性的挥发性存储器件。相 反地, 非挥发性存储器件在电源关闭时保留存储数据。闪存器件是代表性的非挥发性存储 器件。
     随着电子产业越来越多地发展, 需要半导体存储器件具有更大的容量。因此, 半 导体存储器件具有更高度集成的趋势。然而, 由于各种问题, 难以实现高集成的半导体存 储器件。例如, 用于定义微图案的光刻工艺具有限制。因为难以减小微图案的占有面积
     (occupied area), 所以实现更高度集成的半导体器件的能力受限。为了解决这些问题, 已 经进行了更多的研究来实现高度集成的半导体存储器件。 发明内容
     在此的实例实施方式涉及半导体器件及其形成方法, 更具体地, 涉及半导体存储 器件及其形成方法。
     实例实施方式提供对于集成度进行了优化的半导体存储器件及其形成方法。
     实例实施方式提供具有高可靠性的半导体存储器件及其形成方法。
     发明构思的实例实施方式提供一种半导体存储器件, 该半导体存储器件包括 : 器 件隔离图案, 形成在基板中以限定在第一方向上延伸的有源部分 ; 以及第一掩埋栅和第二 掩埋栅, 分别设置在形成在有源部分和器件隔离图案中的凹槽的第一内侧壁和第二内侧壁 上。凹槽在不与第一方向平行的第二方向上延伸, 第一掩埋栅和所述第二掩埋栅彼此独立 地受控。 该器件还包括 : 栅电介质膜, 该栅电介质膜分别插置在第一掩埋栅与凹槽的第一内 侧壁之间以及在第二掩埋栅与凹槽的第二内侧壁之间 ; 第一掺杂区和第二掺杂区, 分别形 成在凹槽两侧上的有源部分的上部中 ; 以及公共掺杂区, 形成在凹槽的底表面下面的有源 部分中。
     在一些实例实施方式中, 第一掩埋栅可设置在第一内侧壁的下侧壁上, 第二掩埋 栅可设置在第二内侧壁的下侧壁上。
     在其它实例实施方式中, 第一内侧壁的下侧壁可相对于第一内侧壁的上侧壁横向 地凹入以限定第一底切区。 第二内侧壁的下侧壁可相对于第二内侧壁的上侧壁横向地凹入 以限定第二底切区。第一掩埋栅可设置在第一底切区中。第二掩埋栅可设置在第二底切区 中。在又一实例实施方式中, 第一内侧壁的下侧壁可包括由有源部分形成的第一有源 下侧壁以及由器件隔离图案形成的第一非有源下侧壁。 第一非有源下侧壁比第一有源下侧 壁横向地凹入更多, 从而由第一掩埋栅控制的第一沟道区可包括在第一方向上延伸的第一 部分和在第二方向上延伸的第二部分。 第二内侧壁的下侧壁可包括由有源部分形成的第二 有源下侧壁以及由器件隔离图案形成的第二非有源下侧壁。 第二非有源下侧壁可比第二有 源下侧壁横向地凹入更多, 从而由第二掩埋栅控制的第二沟道区包括在第一方向上延伸的 第一部分和在第二方向上延伸的第二部分。
     在其它实例实施方式中, 第一掩埋栅可以具有在第一内侧壁的上侧壁上自对准的 侧壁。
     在再一实例实施方式中, 第一掩埋栅可具有彼此相对的第一侧壁和第二侧壁, 第 一掩埋栅的第一侧壁可邻近第一内侧壁的下侧壁, 第一掩埋栅的第二侧壁可以比第一内侧 壁的上侧壁横向地凹入更多。第二掩埋栅可具有彼此相对的第一侧壁和第二侧壁, 第二掩 埋栅的第一侧壁可邻近第二内侧壁的下侧壁, 第二掩埋栅的第二侧壁可以比第二内侧壁的 上侧壁横向地凹入更多。
     在其它实例实施方式中, 半导体存储器件还可包括 : 第一数据存储元件, 电连接到 第一掺杂区 ; 第二数据存储元件, 电连接到第二掺杂区 ; 以及公共布线, 电连接到公共掺杂 区。
     在又一实例实施方式中, 半导体存储器件还可包括 : 公共柱, 设置在凹槽中并连接 到公共掺杂区 ; 第一绝缘间隔体, 插置在公共柱与第一掩埋栅之间 ; 以及第二绝缘间隔体, 插置在公共柱与第二掩埋栅之间。公共布线可电连接到公共柱的上表面。
     在平行的又一实例实施方式中, 第一数据存储元件可以是包括电连接到第一掺杂 区的第一存储电极的第一电容器。 第二数据存储元件可以是包括电连接到第二掺杂区的第 二存储电极的第二电容器。公共布线可以是在第一掩埋栅和第二掩埋栅上横跨过的位线。
     在再一实例实施方式中, 第一数据存储元件可包括第一可变电阻器, 其能变化为 具有彼此不同的电阻率的多个稳定状态 ; 以及第二数据存储元件可包括第二可变电阻器, 其能变化为具有彼此不同的电阻率的多个稳定状态。
     在其它实例实施方式中, 第二方向可以不与第一方向垂直。
     在又一实例实施方式中, 第二方向可以垂直于第一方向。
     在其它实例实施方式中, 基板可包括单元阵列区和外围电路区, 有源部分以及第 一掩埋栅和第二掩埋栅可设置在单元阵列区中。 半导体储存器件还可包括设置在外围电路 区中的基板中的外围器件隔离图案 ; 在外围有源部分上横跨过的外围栅极 ; 以及外围栅极 电介质膜, 插置在外围有源部分的上表面与外围栅极之间。公共布线可由与外围栅极的上 部相同的材料形成。
     根据发明构思的另一实例实施方式, 提供包括一基板的半导体存储器件, 该基板 具有器件隔离图案和通过器件隔离图案划界的有源部分。 凹槽形成在有源部分和器件隔离 图案中。有源区在第一方向上延伸以及凹槽沿与第一方向交叉的第二方向延伸。该器件还 包括在有源部分中的公共掺杂区、 在凹槽的相对侧壁上设置的第一和第二掩埋栅、 分别围 绕第一和第二掩埋栅的栅电介质膜以及在有源部分中并且在部分的凹槽上方的第一和第 二掺杂区。第一掺杂区设置在第一掩埋栅上方, 第二掺杂区设置在第二掩埋栅上方。在实例实施方式中, 半导体存储器件还包括在第一掩埋栅上方的第一沟道区和在 第二掩埋栅上方的第二沟道区。 第一沟道区沿着第一方向延伸到第一掩埋栅的最外面的侧 壁, 并沿着第二方向在有源部分中延伸。第二沟道区沿着第一方向延伸到第二掩埋栅的最 外面的侧壁, 并沿着第二方向在有源部分中延伸。
     在又一实例实施方式中, 半导体存储器件还包括 : 公共柱, 在凹槽中插置在第一掩 埋栅和第二掩埋栅之间并连接到公共掺杂区 ; 第一绝缘间隔物, 插置在公共柱与第一掩埋 栅之间 ; 以及第二绝缘间隔物, 插置在公共柱与第二掩埋栅之间。
     第一数据存储元件可以电连接到第一掺杂区, 第二数据存储元件可以电连接到第 二掺杂区, 公共布线可以电连接到公共掺杂区。公共布线可以电连接到公共柱的上表面。
     第一掩埋栅形成在第一绝缘间隔体的最外面的侧壁上以限定从第一绝缘间隔物 体向延伸的第一底切区。 第二掩埋栅形成在第二绝缘间隔体的最外面的侧壁上以限定从第 二绝缘间隔体横向延伸的第二底切区。第一掩埋栅设置在第一底切区中, 第二掩埋栅设置 在第二底切区中。
     第一绝缘间隔体的最外面的侧壁包括上部和朝第一掩埋栅横向地延伸超过上部 的下部。 第二绝缘间隔体的最外面的侧壁包括上部和朝第二掩埋栅横向地延伸超过上部的 下部。第一绝缘间隔体的最外面的侧壁包括下部和横向地延伸超过下部的上部。第二绝缘 间隔体的最外面的侧壁包括下部和横向地延伸超过下部的上部。 在发明构思的再一实例实施方式中, 半导体存储器件的形成方法可包括 : 在基板 中形成器件隔离图案以限定在第一方向上延伸的有源部分, 以及在有源部分和器件隔离图 案中形成凹槽。凹槽沿不与第一方向平行的第二方向延伸。该方法还包括 : 在凹槽的第一 和第二内侧壁上形成栅电介质膜 ; 分别在凹槽的第一和第二内侧壁上形成第一和第二掩埋 栅; 在凹槽的底表面下面的有源区中形成公共掺杂区 ; 以及在凹槽的两侧上的有源区中形 成第一和第二掺杂区。第一和第二掩埋栅可以彼此独立地受控。
     在某些实例实施方式中, 凹槽的形成可包括 : 在有源部分和器件隔离图案上形成 硬掩模膜, 硬掩模膜具有在第二方向上延伸的开口 ; 以及各向异性蚀刻开口下面的有源部 分和器件隔离图案。
     在其它实例实施方式中, 第一初始凹槽可以通过各向异性蚀刻形成。凹槽的形成 还可包括 : 分别在第一初始凹槽的两个内侧壁上形成蚀刻保护间隔体 ; 通过使用硬掩模膜 和蚀刻保护间隔体作为蚀刻掩模来各向异性刻蚀在第一初始凹槽下面的有源部分和器件 隔离图案而形成第二初始凹槽 ; 以及通过使位于蚀刻保护间隔体下面的第二初始凹槽的两 个下侧壁横向地凹入而形成具有第一和第二底切区的凹槽。 第一掩埋栅可以形成在第一底 切区中, 该第一底切区设置在凹槽的第一内侧壁的凹入的下侧壁上。第二掩埋栅可以形成 在第二底切区中以设置在凹槽的第二内侧壁的凹入的下侧壁上。
     在再一实例实施方式中, 第二初始凹槽的两个下侧壁的每个均可包括由第二有源 部分形成的第一部分以及由器件隔离图案形成的第二部分。 形成具有第一和第二底切区的 凹槽还可包括 : 使第二初始凹槽的两个下侧壁的第一部分横向地凹入 ; 以及使第二初始凹 槽的两个下侧壁的第二部分横向地凹入。
     在平行的其它实例实施方式中, 第二初始凹槽的两个下侧壁的第二部分可以比第 二初始凹槽的两个侧壁的第一部分横向地凹入更多。
     在再一实例实施方式中, 该方法还可包括 : 在凹槽的第一和第二内侧壁上方形成 第一和第二绝缘间隔物, 从而分别覆盖第一和第二掩埋栅 ; 以及在第一绝缘间隔物与第二 绝缘间隔物之间形成公共柱, 从而连接到公共掺杂区。
     在另一实例实施方式中, 该方法还可包括 : 形成连接到公共柱的顶表面的公共布 线; 以及形成电连接到第一掺杂区的第一数据存储元件以及电连接到第二掺杂区的第二数 据存储元件。 附图说明 包括附图以提供对发明构思的实例实施方式的进一步理解, 且附图结合入说明书 中并构成说明书的一部分。 附图示出了发明构思的实例实施方式, 并与文字描述一起, 用于 解释发明构思的原理。在附图中 :
     图 1 是平面图, 示出根据发明构思的实例实施方式的半导体存储器件 ;
     图 2A 是沿图 1 的线 I-I’ 、 II-II’ 和 III-III’ 截取的横截面视图 ;
     图 2B 是根据发明构思的实例实施方式的修改实例的沿图 1 的线 I-I’ 和 II-II’ 截取的横截面视图, 示出半导体存储器件的埋入栅极 ;
     图 2C 是根据发明构思的实例实施方式的另一修改实例的沿图 1 的线 I-I’和 II-II’ 截取的横截面视图, 示出半导体存储器件的埋入栅极 ;
     图 3 是根据发明构思的实例实施方式的沿图 1 的线 I-I’ 、 II-II’ 和 III-III’ 截 取的横截面视图, 示出半导体存储器件的数据存储元件 ;
     图 4A 是平面图, 示出根据发明构思的实例实施方式的半导体存储器件的其它数 据存储器件 ;
     图 4B 是沿图 4A 的线 IV-IV’ 和 V-V’ 截取的横截面视图 ;
     图 5 是平面图, 示出根据发明构思的实例实施方式的修改实例的半导体存储器 件;
     图 6A 是平面图, 示出根据发明构思的实例实施方式的另一修改实例的半导体存 储器件 ;
     图 6B 是沿图 6A 的线 VI-VI’ 和 VII-VII’ 截取的横截面视图 ;
     图 7A 是平面图, 示出根据发明构思的实例实施方式的又一修改实例的半导体存 储器件 ;
     图 7B 是沿图 7A 的线 VIII-VIII’ 和 IX-XI’ 截取的横截面视图 ;
     图 8 至图 24 是根据发明构思的实例实施方式的沿图 1 的线 I-I’ 、 II-II’和 III-III’ 截取的横截面视图, 示出半导体存储器件 ;
     图 25A 是平面图, 示出在图 14 中示出的掩模图案 ;
     图 25B 是平面图, 示出根据修改实例的在图 14 中示出的掩模图案 ;
     图 26 是方块图, 示意性地示出包括基于发明构思的实例实施方式的半导体存储 器件的电子系统的实例 ; 以及
     图 27 是方块图, 示意性地示出包括基于发明构思的实例实施方式的半导体存储 器件的存储卡的实例。
     具体实施方式
     现将参考其中显示一些实例实施方式的附图更全面地描述多个实例实施方式。 然 而, 在此公开的特定结构和功能细节仅是用于描述实例实施方式目的的代表性结构和细 节。因而, 本发明可以以许多替换的形式实现且不应解释为限于仅在此阐述的实例实施方 式。 因此, 应该理解, 无意将实例实施方式限制于所公开的具体形式, 而是相反地, 实例实施 方式将覆盖落入本发明范围内的所有变型、 等效物和替代物。
     在附图中, 为了清晰, 可以夸大层和区域的厚度, 且在附图的整个描述中相似的附 图标记表示相似的元件。
     虽然可以在此使用术语第一、 第二等来描述各种元件, 但是这些元件应不受这些 术语限制。这些术语只用于区分一个元件与另一元件。例如, 第一元件可以被称为第二元 件, 类似地, 第二元件可以被称为第一元件, 而不脱离实例实施方式的范围。如在此所使用 的, 术语 “和 / 或” 包括相关列举项目的一个或更多的任何和所有组合。
     将理解, 当元件被称为 “连接到” 或 “耦接到” 另一元件时, 它可以直接连接到或耦 接到另一元件, 或者可以存在中间的元件。相反, 如果元件被称为 “直接连接到” 或 “直接耦 接到” 另一元件, 则没有中间元件存在。 用于描述元件之间的关系的其它词应以相似的方式 解释 ( 例如, “在 ...... 之间” 与 “直接在 ...... 之间” , “相邻” 与 “直接相邻” 等 )。 这里所使用的术语仅是为了描述具体实施方式的目的且不旨在限制实例实施方 式。如这里所用的, 单数形式也旨在包括复数形式, 除非内容清楚地指示另外的意思。将 进一步理解当在此说明书中使用时术语 “包括” 和/或 “包含” 说明所述特征、 整体、 步骤、 操作、 元件和 / 或组分的存在, 但是不排除存在或添加一个或更多其它特征、 整体、 步骤、 操 作、 元件、 组分和 / 或其组。
     在这里为了描述的方便, 可以使用空间相对术语 ( 诸如 “下面” 、 “下方” 、 “下” 、 “上 方” “上” 、 等 ) 来描述一个元件或特征与其它元件或特征如图中所示的关系。将理解空间相 对术语旨在包含除了在图中所绘的方向之外装置在使用或操作中的不同方向。例如, 如果 在图中的装置被翻转, 则被描述为在其它元件或特征的 “下方” 或 “下面” 的元件则应取向 在所述其它元件或特征的 “上方” 。因此, 例如, 术语 “下方” 可以包含上方和下方两个方向。 装置也可以被以另外的方式取向 ( 旋转 90 度或在其它取向观看或参考 ) 且应该相应地解 释这里所使用的空间相对描述语。
     在这里参考横截面图示描述了实例实施方式, 该图示是理想实施方式 ( 和中间结 构 ) 的示意图。同样地, 可以预期由于例如制造技术和 / 或公差引起的图示的形状的变化。 因此, 实例实施方式不应解释为限于这里所示的具体的区域形状, 而是可以包括由于例如 由制造引起的形状的偏离。例如, 被示为矩形的注入区可以具有倒圆 (rounded) 或弯曲的 特征和 / 或在其边缘具有 ( 例如, 注入浓度 ) 梯度而不是从注入区到非注入区的突然变化。 相似地, 由注入形成的埋入区可以引起埋入区与通过其进行注入的表面之间的区域中的某 些注入。因此, 图中示出的区域本质上是示意性的且它们的形状不必示出装置的区域的实 际形状且不旨在限制范围。
     还应该注意, 在某些替代实现中, 所提到的功能 / 动作可不与图中所提到的次序 一致。例如, 根据有关的功能和 / 动作, 连续示出的两幅图实际上可基本同时地执行, 或者 有时可以以相反的顺序执行。
     为了更明确地描述实例实施方式, 将参考附图详细地描述多个方面。 然而, 本发明 不限于所描述的实例实施方式。
     在此的实例实施方式涉及半导体器件及其形成方法, 更具体地, 涉及半导体存储 器件及其形成方法。
     图 1 是平面图, 示出根据发明构思的实例实施方式的半导体存储器件。图 2A 是沿 图 1 的线 I-I’ 、 II-II’ 和 III-III’ 截取的横截面视图。
     在图 2A 中, 参考标记 A 表示沿图 1 的线 I-I’ 截取的横截面视图, 参考标记 B 表示 沿图 1 的线 II-II’ 截取的横截面视图, 参考标记 C 表示沿图 1 的线 III-III’ 截取的横截 面视图。
     参考图 1 和图 2A, 半导体基板 100( 在以下文中, 被称为基板 ) 可包括单元阵列区 90 和外围电路区 95。基板 100 可以是硅基板、 锗基板或硅 - 锗基板。单元器件隔离图案 103a 可以设置在单元阵列区 90 中的基板 100 中, 外围器件隔离图案 103b 可以设置在外围 电路区 95 的基板 100 中。单元器件隔离图案 103a 可以在单元阵列区 90 的基板 100 上定 义多个单元有源部分 (cellactive portion)105。 外围器件隔离图案 103b 可以在外围电路 区 95 中的基板 100 上定义外围有源部分 106。单元有源部分 105 可以与基板 100 的被单元 器件隔离图案 103a 围绕的一部分相应。外围有源部分 106 可以与基板 100 的被外围器件 隔离图案 103b 围绕的一部分相应。
     单元器件隔离图案 103a 可以由氧化物和 / 或氮化物形成。 外围器件隔离图案 103b 可以由氧化物和 / 或氮化物形成。单元器件隔离图案 103a 可以是多层的, 外围器件隔离图 案 103b 可以是多层的。外围器件隔离图案 103b 的宽度可以大于单元器件隔离图案 103a 的宽度。因此, 在单元器件隔离图案 103a 中层的数量可以比外围器件隔离图案 103b 中层 的数量少。
     如在图 1 中所示, 多个单元有源部分 105 可以沿着多个行和多个列二维地布置。 每 个单元有源部分 105 可以在第一方向 ( 例如, 沿 “s” 方向 ) 上延伸。每个单元有源部分 105 可具有在第一方向上延伸的矩形形状。第一方向平行于基板 100 的上表面。凹槽 112b 可 以形成在单元有源部分 105 和单元器件隔离图案 103a 上。凹槽 112b 可以横穿单元有源部 分 105。凹槽 112b 在不与第一方向平行的第二方向上 ( 例如, 沿 y 轴 ) 延伸。第二方向也 可以与基板 100 的上表面平行。第二方向可相应于图 1 的 y 轴方向。第二方向可以不与第 一方向垂直。第一方向相应于在图 1 中示出的 “s” 方向。凹槽 112b 可在第二方向上延伸 以横穿构成一列的多个单元有源部分 105。也就是说, 凹槽 112b 可以形成在单元器件隔离 图案 103a 和共同地构成一列的多个单元有源部分 105 中。多个凹槽 112b 可以形成在单元 阵列区 90 中。多个凹槽 112b 可分别相应于多列。
     每个凹槽 112b 可具有彼此面对的第一内侧壁和第二内侧壁以及底表面。第一掩 埋栅 127a 和第二掩埋栅 127b 可以设置在每个凹槽 112b 中。第一掩埋栅 127a 设置在凹槽 112b 的第一内侧壁上。第二掩埋栅 127b 设置在凹槽 112b 的第二内侧壁上。栅电介质膜 125 可以插置在第一掩埋栅 127a 与凹槽 112b 的第一内侧壁之间以及在第二掩埋栅 127b 与 凹槽 112b 的第二内侧壁之间。优选地是, 第一掩埋栅 127a 和第二掩埋栅 127b 彼此独立地 受控。
     第一掩埋栅 127a 和第二掩埋栅 127b 可以由导电材料形成。 例如, 第一掩埋栅 127a和第二掩埋栅 127b 可包括掺杂的半导体材料 ( 例如, 掺杂硅或掺杂锗 )、 导电的金属氮化物 ( 例如, 钛氮化物或钽氮化物 )、 金属 ( 例如, 钨、 钛或钽 ) 或金属 - 半导体化合物 ( 例如, 钨 硅化物、 钴硅化物或钛硅化物 ) 等等的至少之一。栅电介质膜 125 可以由氧化物、 氮化物和 / 或氮氧化物形成。
     凹槽 112b 的第一内侧壁可包括上部 113 和下部 (115a 和 116a)。第一内侧壁的上 部 113 被称为第一内侧壁的上侧壁。第一内侧壁的下部 (115a 和 116a) 被称为第一内侧壁 的下侧壁。同样地, 凹槽 112b 的第二内侧壁的上部 114 被称为第二内侧壁的上侧壁。第二 内侧壁的下部 (115b 和 116b) 被称为第二内侧壁的下侧壁。第一内侧壁的上侧壁 113 可包 括由单元有源部分 105 形成的一部分和由单元器件隔离图案 103a 形成的一部分。 第一内侧 壁的下侧壁 (115a 和 116a) 也可包括由单元有源部分 105 形成的一部分和由单元器件隔离 图案 103a 形成的一部分。第一内侧壁的下侧壁的部分 115a 被称为第一有源下侧壁 115a。 第一内侧壁的下侧壁的部分 116a 被称为第一非有源下侧壁 116a。 同样地, 第二内侧壁的上 侧壁 114 可包括由单元有源部分 105 形成的一部分和由单元器件隔离图案 103a 形成的一 部分。第二内侧壁的下侧壁 (115b 和 116b) 可包括由单元有源部分 105 形成的一部分 115b 和由单元器件隔离图案 103a 形成的一部分 116b。 第二内侧壁的下侧壁的部分 115b 被称为 第二有源下侧壁 115b。第二内侧壁的下侧壁的部分 116b 被称为第二非有源下侧壁 116b。 第一掩埋栅 127a 和第二掩埋栅 127b 的最上端可以比单元有源部分 105 的最上表 面低。第一掩埋栅 127a 可以设置在凹槽 112b 的第一内侧壁的下侧壁 (115a 和 116a) 上。 第二掩埋栅 127b 可以设置在凹槽 112b 的第二内侧壁的下侧壁 (115b 和 116b) 上。第一内 侧壁的下侧壁 (115a 和 116a) 可以比第一内侧壁的上侧壁 113 横向地凹入更多。因而, 可 以限定第一底切区 Uc1。同样地, 第二内侧壁的下侧壁 (115b 和 116b) 可以比第二内侧壁 的上侧壁 114 横向地凹入更多。因而, 可以限定第二底切区 Uc2。凹槽 112b 的第一内侧壁 和第二内侧壁可以太阳城集团凹槽 112b 的底表面对称。第一掩埋栅 127a 可以设置在第一底切区 Uc1 中, 从而第一掩埋栅 127a 可以设置在第一个内侧壁的下侧壁 (115a 和 116a) 上。第二 掩埋栅 127b 可以设置在第二底切区 Uc2 中, 从而第二掩埋栅 127b 可以设置在第二内侧壁 的下侧壁 (115b 和 116b) 上。因此, 第一掩埋栅 127a 和第二掩埋栅 127b 可以在第二方向 上平行地延伸。第一掩埋栅 127a 可以穿过构成一列的多个单元有源部分 105。同样地, 第 二掩埋栅 127b 可以穿过构成一列的多个单元有源部分 105。
     根据发明构思的示例性实施方式, 第一有源下侧壁 115a 的从第一内侧壁的上侧 壁 113 横向凹入的深度可以基本上与第一非有源下侧壁 116a 的横向凹入深度相同。因此, 第一掩埋栅 127a 可具有基本一致的宽度。同样地, 第二有源下侧壁 115b 的从第二内侧壁 的上侧壁 114 横向凹入的深度可以基本上与第二非有源下侧壁 116b 的横向凹入深度相同。 因此, 第二掩埋栅 127b 也可具有基本一致的宽度。第一掩埋栅 127a 和第二掩埋栅 127b 可 以彼此对称。
     公共掺杂区 143 可以设置在凹槽 112b 的底表面下面的单元有源部分 105 中。第 一掺杂区 150a 和第二掺杂区 150b 可以分别地设置在凹槽 112b 两侧上的单元有源部分 105 中。第一掺杂区 150a 和第二掺杂区 150b 可以分别基本上设置在单元有源部分 105 的在 底切区 Uc1 和 Uc2 上方的部分中。单元有源部分 105 掺杂有第一导电掺杂剂, 掺杂区 143、 150a 和 150b 掺杂有第二导电掺杂剂。例如, 单元有源部分 105 可以由 p 型掺杂剂掺杂, 掺
     杂区 143、 150a 和 150b 可以由 n 型掺杂剂掺杂。替代地, 单元有源部分 105 可以由 n 型掺 杂剂掺杂, 掺杂区 143、 150a 和 150b 可以由 p 型掺杂剂掺杂。
     第一掩埋栅 127a 可以控制在第一有源下侧壁 115a 处限定的竖直沟道区, 第二掩 埋栅 127b 可以控制在第二有源下侧壁 115b 处限定的竖直沟道区。第一掩埋栅 127a、 第一 掺杂区 150a 和公共掺杂区 143 可以包括在第一场效应晶体管内。 第二掩埋栅 127b、 第二掺 杂区 150b 和公共掺杂区 143 可以包括在第二场效应晶体管内。第一场效应晶体管和第二 场效应晶体管共用公共掺杂区 143。
     第一掩埋栅 127a 可具有彼此相对的第一侧壁和第二侧壁。第一掩埋栅 127a 的第 一侧壁邻近第一内侧壁的下侧壁 (115a 和 116a)。如在图 2A 中所示, 第一掩埋栅 127a 的第 二侧壁可以与第一内侧壁的上侧壁 113 自对准。同样地、 第二掩埋栅 127b 可具有彼此相对 的第一侧壁和第二侧壁。第二掩埋栅 127b 的第一侧壁邻近第二内侧壁的下侧壁 (115b 和 116b)。第二掩埋栅 127b 的第二侧壁可以与第二内侧壁的上侧壁 114 自对准。
     公共柱 145a 可以设置在凹槽 112b 中以连接到公共掺杂区 143。第一绝缘间隔体 133a 可以设置在公共柱 145a 与第一掩埋栅 127a 之间。第一绝缘间隔体 133a 可以向上延 伸以插置在第一内侧壁的上侧壁 113 与公共柱 145a 之间。第二绝缘间隔体 133b 可以插置 在公共柱 145a 与第二掩埋栅 127b 之间。第二绝缘间隔体 133b 可以向上延伸以插置在公 共柱 145a 与第二内侧壁的上侧壁 114 之间。第一绝缘间隔体 133a 和第二绝缘间隔体 133b 可以在第二方向上彼此平行地延伸。多个公共柱 145a 可以设置在单元阵列区 90 中并且沿 行和列二维地布置。每个公共柱 145a 可以连接到形成在多个单元有源部分 105 中的每个 公共掺杂区 143。公共柱 145a 彼此间隔开。
     构成一列的多个公共柱 145a 可以设置在每个凹槽 112b 中并且在第二方向上彼此 间隔开。 填充电介质图案 135 可以填充凹槽 112b 的位于单元器件隔离图案 103a 中的部分。 换句话说, 填充电介质图案 135 可以填充凹槽 112b 的在构成一列的多个公共柱 145a 之间 的部分。如在图 2A 的区域 B 中所示, 第一绝缘间隔体 133a 和第二绝缘间隔体 133b 的部分 的下端可以延伸以彼此连接。第一绝缘间隔体 133a 和第二绝缘间隔体 133b 的部分的连接 延伸部 (connected extension) 可以位于填充电介质图案 135 下面。
     公共柱 145a 可具有比单元有源部分 105 的最上表面向上突出更多的突出部分。 第 一绝缘间隔体 133a 和第二绝缘间隔体 133b 也可具有比单元有源部分 105 的最上表面向上 突出更多的突出部分。第一绝缘间隔体 133a 和第二绝缘间隔体 133b 的突出部分可以分别 与公共柱 145a 的突出部分的两个侧壁接触。填充电介质图案 135 也可以具有比单元有源 部分 105 的最上表面向上突出更多的突出部分。公共柱 145a、 绝缘间隔体 133a 和 133b 以 及填充电介质图案 135 的突出部分的上表面可以彼此共面。
     公共柱 145a 可以由导电材料形成。例如, 公共柱 145a 可以包括掺杂的半导体材 料 ( 例如, 掺杂硅或掺杂锗 )、 导电的金属氮化物 ( 例如, 钛氮化物或钽氮化物 )、 金属 ( 例 如, 钨、 钛或钽 ) 或金属 - 半导体化合物 ( 例如, 钨硅化物、 钴硅化物或钛硅化物 ) 等等的至 少之一。例如, 第一绝缘间隔体 133a 和第二绝缘间隔体 133b 可以由氧化物、 氮化物和 / 或 氮氧化物形成。填充电介质图案 135 可以由相对于第一绝缘间隔体 133a 和第二绝缘间隔 体 133b 具有蚀刻选择性的电介质材料形成。例如, 当第一绝缘间隔体 133a 和第二绝缘间 隔体 133b 可以由氮化物和 / 或氮氧化物形成时, 填充电介质图案 135 可以由氧化物形成。替代地, 当第一绝缘间隔体 133a 和第二绝缘间隔体 133b 可以由氧化物或类似物形成时, 填 充电介质图案 135 可以由氮化物和 / 或氮氧化物形成。
     盖电介质膜 153a 可以形成在单元阵列区 90 中。盖电介质膜 153a 可以设置在单 元有源部分 105 和单元器件隔离图案 103a 上。盖电介质膜 153a 可具有与公共柱 145a、 绝 缘间隔体 133a 和 133b 以及填充电介质膜 135 的上表面共面的平坦化上表面。盖电介质膜 153a 可以由相对于填充电介质膜 135 具有蚀刻选择性的电介质材料形成。 盖电介质膜 153a 可以由与绝缘间隔体 133a 和 133b 相同的材料形成。
     公共布线 (common wiring)165a 可以设置在盖电介质膜 153a 上以连接到公共柱 145a。公共布线 165a 可以在垂直于第二方向的第三方向上延伸。第三方向可以相应于图 1 中的 x 轴方向。如在图 1 中所示, 公共布线 165a 可以连接到构成每行的多个公共柱 145a。 多个公共布线 165a 可以形成在单元阵列区 90 中。多个公共布线 165a 可以分别相应于多 行。本发明不限于此。根据发明构思的示例性实施方式, 多个公共布线 165a 可以在另一个 方向上延伸。单元盖掩模图案 168a 可以形成在每个公共布线 165a 上。单元盖掩模图案 168a 可具有在公共布线 165a 的两个侧壁上自对准的两个侧壁。
     参见图 1 和图 2A, 外围栅极 170 可以设置在外围电路区 95 中以横跨过外围有源区 106。外围栅电介质膜 155 可以插置在外围栅极 170 与外围有源区 106 的上表面之间。外 围栅极 170 可以包括被依次层叠的下栅 160a 和上栅 165b。外围盖掩模图案 168b 可以形成 在外围栅 170 上。外围盖掩模图案 168b 可具有在外围栅 170 的两个侧壁上自对准的两个 侧壁。外围源 / 漏极 171 设置在外围栅极 170 两侧上的外围有源区 106 中。外围源 / 漏极 171 可由与掺杂区 150a 和 150b 相同的掺杂剂形成, 或者可以掺杂有与掺杂区 150a 和 150b 不同的掺杂剂。
     外围栅极 170 的下栅极 160a 可以由能调整功函数的导电材料形成。例如, 下栅 极 160a 可以由掺杂的半导体材料 ( 例如, 掺杂硅、 掺杂锗和 / 或掺杂硅 - 锗 ) 形成。上栅 极 165b 可以由电阻率低于下栅极 160a 的导电材料形成。例如, 上栅极 165b 可以包括金属 ( 例如, 钨、 钛或钽 )、 导电的金属氮化物 ( 例如, 钛氮化物或钽氮化物 ) 或金属 - 半导体化 合物 ( 例如, 钨硅化物、 钴硅化物或钛硅化物 ) 等等的至少之一。
     例如, 单元阵列区 90 的公共布线 165a 可以包括金属 ( 例如, 钨、 钛或钽 )、 导电的 金属氮化物 ( 例如, 钛氮化物或钽氮化物 ) 或金属 - 半导体化合物 ( 例如, 钨硅化物、 钴硅 化物或钛硅化物 ) 等等的至少之一。根据发明构思的示例实施方式, 公共布线 165a 可以由 与外围栅极 170 的上栅极 165b 相同的材料形成。根据发明构思的示例实施方式, 公共布线 165a 可以与外围栅极 170 的上栅极 165b 同时形成。
     单元盖掩模图案 168a 和外围盖掩模图案 168b 可以由相同的材料形成。例如, 单 元盖掩模图案 168a 和外围盖掩模图案 168b 可以由氧化物、 氮化物和 / 或氮氧化物形成, 但 是不限于此。盖掩模图案 168a 和外围盖掩模图案 168b 可以由彼此不同的材料形成。
     侧壁间隔体 172 可以设置在公共布线 165a 和单元盖掩模图案 168a 的两个侧壁 上。外围栅极间隔体 173 可以设置在外围栅极 170 和外围盖掩模图案 168b 的两个侧壁上。 根据该配置, 公共布线 165a 的两个侧壁和上表面可以被侧壁间隔体 172 和单元盖掩模图案 168a 围绕, 外围栅极 170 的两个侧壁和上表面可以被外围栅极间隔体 173 和外围盖掩模图 案 168b 围绕。基板 100 可以用层间电介质膜 175 覆盖。层间电介质膜 175 可具有与单元盖掩模 图案 168a 和外围盖掩模图案 168b 的上表面共面的平坦化上表面。然而, 本发明不限于此。 根据发明构思的示例实施方式, 层间电介质膜 175 可以覆盖单元盖掩模图案 168a 和外围盖 掩模图案 168b 的上表面。
     优选地是, 侧壁间隔体 172 和外围栅极间隔体 173 由相同的电介质材料形成。间 隔体 172 和 173 以及盖掩模图案 168a 和 168b 可以由相对于层间电介质膜 175 具有蚀刻选 择性的电介质材料形成。例如, 当层间电介质膜 175 由氧化物形成时, 间隔体 172 和 173 以 及盖掩模图案 168a 和 168b 可以由氮化物和 / 或氮氧化物形成。
     第一接触插塞 180a 可以依次穿透层间电介质膜 175 和盖电介质膜 153a 从而连 接到第一掺杂区 150a。第二接触插塞 180b 可以依次穿透层间电介质膜 175 和盖电介质膜 153a 从而连接到第二掺杂区 150b。 第一接触插塞 180a 和第二接触插塞 180b 可具有与侧壁 间隔体 172 自对准的侧壁。多个第一接触插塞 180a 可以形成在单元阵列区 90 中。即, 多 个第一接触插塞 180a 可以分别连接到形成在多个单元有源部分 105 中的第一掺杂区 150a。 同样地, 多个第二接触插塞 180b 也可以形成在单元阵列区 90 中。也就是说, 多个第二接触 插塞 180b 也可以分别连接到形成在多个单元有源部分 105 中的第二掺杂区 150b。第一接 触插塞 180a 和第二接触插塞 180b 可以包括诸如掺杂的半导体材料 ( 例如, 掺杂硅、 掺杂锗 和 / 或掺杂硅 - 锗 )、 金属 ( 例如, 钨、 钛或钽 )、 导电的金属氮化物 ( 例如, 钛氮化物或钽氮 化物 ) 或金属 - 半导体化合物 ( 例如, 钨硅化物、 钴硅化物或钛硅化物 ) 等等的至少一种导 电材料。
     第一数据存储元件 DS1 可以设置在单元阵列区 90 的层间电介质膜 175 上从而连 接到第一接触插塞 180a。因此, 第一数据存储元件 DS1 可以经由第一接触插塞 180a 电连 接到第一掺杂区 150a。第二数据存储元件 DS2 可以设置在单元阵列区 90 的层间电介质膜 175 上从而连接到第二接触插塞 180b。因此, 第二数据存储元件 DS2 可以经由第二接触插 塞 180b 电连接到第二掺杂区 150b。第一数据存储元件 DS1 和第二数据存储元件 DS2 可以 以多种形式实现。例如, 第一数据存储元件 DS1 和第二数据存储元件 DS2 可以实现为电容 器或可变电阻器。第一数据存储元件 DS1 和第二数据存储元件 DS2 将在以下详细地描述。
     第一存储单元和第二存储单元可以设置在每个单元有源部分 105 处。第一存储单 元可以包括第一数据存储元件 DS1 以及包括第一掺杂区 150a 和第一掩埋栅 127a 的第一场 效应晶体管。第二存储单元可以包括第二数据存储元件 DS2 以及包括第二掺杂区 150b 和 第二掩埋栅 127b 的第二场效应晶体管。第一场效应晶体管可以相应于第一存储单元的开 关元件。第二场效应晶体管可以相应于第二存储单元的开关元件。
     外围接触插塞 182a 可以穿透外围电路区 95 中的层间电介质膜 175 以连接到外围 源 / 漏极 171。外围栅极接触插塞 182b 可以穿透外围盖掩模图案 168b 以连接到外围栅极 170。外围接触插塞 182a 和外围栅极接触插塞 182b 可以包括掺杂的半导体材料 ( 例如, 掺 杂硅、 掺杂锗和 / 或掺杂硅 - 锗 )、 金属 ( 例如, 钨、 钛或钽 )、 导电的金属氮化物 ( 例如, 钛 氮化物或钽氮化物 ) 或金属 - 半导体化合物 ( 例如, 钨硅化物、 钴硅化物或钛硅化物 ) 等等 的至少一种。根据发明构思的示例实施方式, 第一接触插塞 180a、 第二接触插塞 180b、 外围 接触插塞 182a 和外围栅极接触插塞 182b 可以由相同的导电材料形成。
     第一外围布线 184a 可以设置在外围电路区 95 中的层间电介质膜 175 上以连接到外围接触插塞 182a。第二外围布线 184b 可以设置在外围电路区 95 中的层间电介质膜 175 上以连接到外围栅极接触插塞 182b。 第一外围布线 184a 和第二外围布线 184b 可以包括金 属 ( 例如, 钨、 钛或钽 )、 导电的金属氮化物 ( 例如, 钛氮化物或钽氮化物 )、 导电的金属氮化 物 ( 例如, 钛氮化物或钽氮化物 ) 或金属 - 半导体化合物 ( 例如, 钨硅化物、 钴硅化物或钛硅 化物 ) 等等的至少之一。第一外围布线 184a 和第二外围布线 184b 的两个侧壁和上表面可 以被外围侧壁间隔体 187 和外围盖图案 185 围绕。外围侧壁间隔体 187 和外围盖图案 185 可以由氮化物和 / 或氮氧化物形成。根据发明构思的示例实施方式, 当相同的操作电压被 施加到外围栅极 170 和外围源 / 漏极 171 时, 第一外围布线 184a 和第二外围布线 184b 可 以横向延伸以彼此连接。
     根据上述半导体存储装置, 彼此独立受控的第一掩埋栅 127a 和第二掩埋栅 127b 可以设置在一个凹槽 112b 中。根据该配置, 有可能最小化第一存储单元和第二存储单元的 占有面积, 该第一存储单元和第二存储单元分别包括第一掩埋栅 127a 和第二掩埋栅 127b。 因为第一掩埋栅 127a 和第二掩埋栅 127b 的线宽可以不通过光刻定义且可以设置在凹槽 112b 的两个内侧壁上, 所以有可能最小化第一存储单元和第二存储单元的占有面积。当凹 槽 112b 的线宽可以通过光刻法被定义为最小的线宽 (1F) 时, 第一存储单元和第二存储单 2 元的每个均能实现为 4F 。因此, 有可能实现对于高集成度优化的半导体存储装置。
     通过凹槽 112b 的内侧壁的凹入下侧壁, 第一掩埋栅 127a 和第二掩埋栅 127b 可以 分别设置在第一底切区 Uc1 和第二底切区 Uc2 中。根据该配置, 第一掩埋栅 127a 和第二掩 埋栅 127b 的线宽可以扩大, 从而能使第一掩埋栅 127a 和第二掩埋栅 127b 的电阻下降。因 此, 有可能实现以高速操作并具有优良可靠性的半导体存储装置。
     接下来, 将根据发明构思的实例实施方式的不同的修改实例来描述半导体存储装 置。在修改实例中, 相同的附图标记指定相同的组件。
     在上述半导体存储装置中, 第一掩埋栅 127a 和第二掩埋栅 127b 可具有分别在凹 槽 112b 的第一内侧壁的第一上侧壁 113 和第二内侧壁的第二上侧壁 114 上自对准的侧壁。 第一掩埋栅 127a 和第二掩埋栅 127b 可具有不同的形式。将参考附图描述不同的形式。
     图 2B 是根据发明构思实例实施方式的修改实例的沿图 1 的线 I-I’ 和 II-II’ 截 取的横截面视图, 示出半导体存储装置的掩埋栅。
     参见图 2B, 第一掩埋栅 127a’ 可以设置在第一底切区 Uc1 中, 第二掩埋栅 127b’ 可以设置在第二底切区 Uc2 中。第一掩埋栅 127a’ 可具有彼此相对的第一侧壁和第二侧 壁。第一掩埋栅 127a’ 的第一侧壁可以邻近凹槽 112b 的第一个内侧壁的下侧壁 (115a 和 116b)。在这种情况下, 第一掩埋栅 127a’ 的第二侧壁可以比凹槽 112b 的第一内侧壁的上 侧壁 113 横向地凹入更多。因此, 第一掩埋栅 127a’ 可以仅填充第一底切区 Uc1 的一部分。 第一绝缘间隔体 133a 可以横向地延伸以填充第一底切区 Uc1 的另一部分。同样地, 第二掩 埋栅 127b’ 可具有第一侧壁和与第一侧壁相对的第二侧壁, 该第一侧壁邻近凹槽 112b 的第 二内侧壁的下侧壁 (115b 和 116a)。第二掩埋栅 127b’ 的第二侧壁可以比凹槽 112b 的上侧 壁 114 横向地凹入更多。第二掩埋栅 127b’ 可以仅填充第二底切区 Uc2 的一部分。第二绝 缘间隔体 133b 可以横向地延伸以填充第二底切区 Uc2 的另一部分。第一掩埋栅 127a’ 和 第二掩埋栅 127b’ 可以由与图 1 和图 2A 中示出的第一掩埋栅 127a 和第二掩埋栅 127b 相 同的材料形成。通过使第一掩埋栅 127a’ 和第二掩埋栅 127b’ 的第二侧壁比上侧壁 113 和 114 横 向地凹入更多, 有可能增大公共柱 145a 与第一掩埋栅 127a’ 之间的距离以及公共柱 145a 与第二掩埋栅 127b’ 之间的距离。因此, 能最小化公共柱 145a 与第一掩埋栅 127a’ 和第二 掩埋栅 127b’ 之间的寄生电容。
     图 2C 是根据发明构思实例实施方式的另一修改实例的沿图 1 的线 I-I’ 和 II-II’ 截取的横截面视图, 示出半导体存储装置的掩埋栅。
     参见图 2c, 凹槽 112’ 可具有彼此面对的第一和第二内侧壁。凹槽 112’ 的第一个 内侧壁可具有彼此对准并形成一个平坦表面的下侧壁和上侧壁。凹槽 112’ 的第二内侧壁 也可具有彼此对准并形成一个平坦表面的下侧壁和上侧壁。也就是说, 可不形成在图 2A 和 图 2B 中示出的底切区 Uc1 和 Uc2。第一掩埋栅 127as 可以设置在凹槽 112’ 的第一个内侧 壁的下侧壁上, 第二掩埋栅 127bs 可以设置在凹槽 112’ 的第二内侧壁的下侧壁上。第一掩 埋栅 127as 和第二掩埋栅 127bs 可以由与图 1 和图 2A 中示出的第一掩埋栅 127a 和第二掩 埋栅 127b 相同的材料形成。
     在上述半导体存储装置中, 数据存储元件 DS1 和 DS2 可以以多种形式实现。将参 考附图描述数据存储元件 DS1 和 DS2 的具体实例。
     图 3 是根据发明构思实例实施方式的沿图 1 的线 I-I’ 、 II-II’ 和 III-III’ 截取 的横截面视图, 示出半导体存储装置的数据存储元件。
     参见图 3, 第一存储电极 SE1 可以设置在第一接触插塞 180a 上, 第二存储电极 SE2 可以设置在第二接触插塞 180b 上。第一存储电极 SE1 和第二存储电极 SE2 可具有圆柱形 形状以增大表面面积。然而, 本发明不限于此。第一存储电极 SE1 和第二存储电极 SE2 可 以以不同于圆柱形形状的形状实现。电容器电介质膜 210 可以设置在第一存储电极 SE1 和 第二存储电极 SE2 的表面上。电容器电介质膜 210 可具有基本一致的厚度。上电极 220 可 以设置在电容器电介质膜 210 上。上电极 220 覆盖第一存储电极 SE1 和第二存储电极 SE2 的表面。第一电容器可以包括第一存储电极 SE1、 上电极 220 的覆盖第一存储电极 SE1 的 表面的一部分、 和插置在其间的电容器电介质膜 210。第二电容器可以包括第二存储电极 SE2、 上电极 220 的覆盖第二存储电极 SE2 的表面的一部分、 和插置在其间的电容器电介质 膜 210。第一电容器可以相应于第一数据存储元件 DS1( 如在图 1 和图 2A 中所示 )。第二 电容器可以相应于第二数据存储元件 DS2( 如在图 1 和图 2A 中所示 )。
     包括第一电容器和第二电容器的半导体存储装置可以相应于 DRAM 器件。在这种 情况下, 公共布线 165a 可以相应于位线。公共布线 165a 可以在垂直于第一掩埋栅 127a 和 第二掩埋栅 127b 的纵向方向 ( 也就是说, 其中凹槽 112b 沿其延伸的第二方向 ) 的方向上 延伸。
     接下来, 将参考附图描述图 1 和图 2A 中示出的数据存储元件 DS1 和 DS2 的不同形 式。
     图 4A 是平面图, 示出根据发明构思的实例实施方式的半导体存储装置的数据存 储元件的不同形式。图 4B 是沿图 4A 的线 IV-IV’ 和 V-V’ 截取的横截面图。在图 4B 中, 在 图 4B 中的参考标记 D 表示沿图 4A 的线 IV-IV’ 截取的横截面图, 参考标记 E 表示沿图 4A 的线 V-V’ 截取的横截面图。
     参见图 4A 和图 4B, 第一可变电阻器 VR1 和第二可变电阻器 VR2 分别电连接到第一接触插塞 180a 和第二接触插塞 180b。第一可变电阻器 VR1 和第二可变电阻器 VR2 的每一 个可变化至电阻率彼此不同的多个稳定状态。第一可变电阻器 VR1 和第二可变电阻器 VR2 的每一个可以是磁隧道结图案、 相变材料图案或者能产生或破坏细丝 (filament) 的材料 图案。
     当第一可变电阻器 VR1 和第二可变电阻器 VR2 是磁隧道结图案时, 第一可变电阻 器 VR1 和第二可变电阻器 VR2 的每一个可以包括磁化方向固定的参考层、 磁化方向可变的 自由层以及插置在参考层与自由层之间的隧道阻挡层。 当自由层的磁化方向平行于参考层 的磁化方向时, 可变电阻器 VR1 和 VR2 的每一个可具有第一电阻率。当自由层的磁化方向 反平行于参考层的磁化方向时, 可变电阻器 VR1 和 VR2 的每一个可具有高于第一电阻率的 第二电阻率。自由层的磁化方向可以被流经可变电阻器 VR1 和 VR2 中每一个的电流中电子 的自旋扭矩改变。参考层可以是包括反铁磁性层、 铁磁层和非磁性层 ( 例如, 钌 ) 的多层薄 膜。自由层可以由铁磁材料形成。隧道阻挡层可以由例如铝氧化物和 / 或镁氧化物形成。
     当第一可变电阻器 VR1 和第二可变电阻器 VR2 由能产生和破坏至少细丝的材料 形成时, 第一可变电阻器 VR1 和第二可变电阻器 VR2 可以包括铌氧化物、 钛氧化物、 镍氧化 物、 锆氧化物、 钒氧化物、 PCMO((Pr, Ca)MnO3)、 锶 - 钛氧化物、 钡 - 锶 - 钛氧化物、 锶 - 锆氧 化物、 钡 - 锆氧化物、 或钡 - 锶 - 锆氧化物等等的至少之一。当第一可变电阻器 VR1 和第二 可变电阻器 VR2 的每一个形成为具有其中产生至少细丝的材料图案时, 可变电阻器 VR1 和 VR2 的每个可具有低电阻率。当第一可变电阻器 VR1 和第二可变电阻器 VR2 的每一个形成 为具有其中至少细丝被破坏的材料图案时, 可变电阻器 VR1 和 VR2 的每个可具有高的电阻 率。可变电阻器 VR1 和 VR2 能根据产生细丝的数目来存储多位数据。细丝可具有通过连接 空位 (vacancy) 而形成的通道形状。替代地, 细丝可具有通过连接金属原子而形成的金属 桥形状。
     当第一可变电阻器 VR1 和第二可变电阻器 VR2 形成为具有相变材料图案时, 第一 可变电阻器 VR1 和第二可变电阻器 VR2 可包括具有碲 (Te) 和硒 (Se)( 其是硫族化物原 子 ) 的至少之一的相变材料。相变材料可以在结晶状态与非晶状态之间变化。结晶状态 的相变材料可具有比非晶状态的相变材料低的电阻率。例如, 可变电阻器 VR1 和 VR2 可 包 括 Ge-Sb-Te、 As-Sb-Te、 As-Ge-Sb-Te、 Sn-Sb-Te、 Ag-In-Sb-Te、 In-Sb-Te、 第 5A 族 元 素 -Sb-Te、 第 6A 族元素 -Sb-Te、 第 5A 族元素 -Sb-Se, 第 6A 族元素 -Sb-Se、 Ge-Sb, In-Sb、 Ga-Sb 或掺杂的 Ge-Sb-Te 等等的至少之一。
     第一可变电阻器 VR1 可以包括在图 1 和图 2A 中示出的第一数据存储元件 DS1 中。 第二可变电阻器 VR2 可以包括在图 1 和图 2A 中示出的第二数据存储元件 DS2 中。
     可变电阻器 VR1 和 VR2、 层间电介质膜 175 和公共布线 165a 可以被上层间电介质 膜 223 覆盖。上布线 230 可以设置在上层间电介质膜 223 上。上布线 230 可以通过上插塞 225 电连接到第一可变电阻器 VR1 或第二可变电阻器 VR2, 该上插塞 225 穿过上层间电介质 膜 223 形成。如图 4A 中所示, 上布线 230 可在垂直于第一掩埋栅 127a 和第二掩埋栅 127b 的延伸方向的方向上延伸。在该情况下, 上布线 230 可以电连接到第一可变电阻器 VR1 和 第二可变电阻器 VR2, 该第一可变电阻器 VR1 分别连接到构成一行的单元有源部分 105, 该 第二可变电阻器 VR2 分别连接到构成邻近所述一行的另一行的单元有源部分 105。 然而, 本 发明不限于此。根据本发明构思的实例实施方式, 上布线 230 可平行于单元有源部分 105延伸并且可以电连接到连接到每个单元有源部分 105 的第一可变电阻器 VR1 和第二可变电 阻器 VR2。
     当可变电阻器 VR1 和 VR2 包括于数据存储元件中时, 上布线 230 可相应于位线。 在该情况下, 公共布线 165a 可用作施加参考电压 ( 例如, 接地电压 ) 的布线。如图 4A 中所 示, 公共布线 165a 可在垂直于第一掩埋栅 127a 和第二掩埋栅 127b 的纵向方向的方向上延 伸。替代地, 公共布线 165a 可平行于第一掩埋栅 127a 和第二掩埋栅 127b 延伸。
     包括可变电阻器 VR1 和 VR2 的数据存储元件可应用于在图 1、 图 2A、 图 2B 和图 2C 中示出的半导体存储器件。此外, 包括可变电阻器 VR1 和 VR2 的数据存储元件可应用到根 据其他的修改实例的半导体存储器件 ( 参见图 5、 图 6 和图 7), 这将在以下描述。当根据发 明构思的实施方式的半导体存储器件可包括可变电阻器 VR1 和 VR2 时, 半导体存储器件可 以实现为非易失性存储装置。根据修改实例的半导体存储器件可包括在图 1 和图 2A 中示 出的外围电路区 95 和外围场效应晶体管。
     上述单元有源部分 105 可具有另一种形式, 这将参考附图来描述。
     图 5 是平面图, 示出根据发明构思的实例实施方式的修改实例的半导体存储器 件。
     参见图 5, 多个单元有源部分 105 和 105a 沿行和列 (C1、 C2、 C3、 C4、 ......) 在 基板的单元阵列区中二维地布置。单元有源部分 105 和 105a 可包括形成在奇数列 (C1、 C3、 ......) 中的第一单元有源部分 105 和形成在偶数列 (C2、 C4、 ......) 中的第二单元有 源部分 105a。每个第一单元有源部分 105 可沿第一方向延伸, 每个第二单元有源部分 105a 可沿不同于第一方向的第二方向延伸。
     多 个 凹 槽 112b 沿 第 三 方 向 延 伸。 每 个 凹 槽 112b 可 横 穿 在 每 列 (C1、 C2、 C3、 C4、 ......) 中的单元有源部分 105 或 105a。凹槽 112b 可以平行于列。第一掩埋栅 127a 和第二掩埋栅 127b 设置在每个凹槽 112b 中从而在第三方向上彼此平行地延伸。第三方向 相应于图 5 中的 y 轴方向。第三方向不与第一方向和第二方向平行。第三方向可以不与第 一方向和第二方向垂直。
     第一有源部分 105 可以与第二有源部分 105a 对称。特别地, 太阳城集团在第一列 C1 与 第二列 C2 之间经过并沿第三方向延伸的虚线, 第一列 C1 中的第一有源部分 105 可以与第 二列 C2 中的第二有源部分 105a 对称。因此, 形成在列中的第一有源部分 105 和第二有源 部分 105a 可以布置成波形。第一方向可相应于图 5 中的 “s” 方向。第二方向可相应于图 5 中的 “Sa” 方向。
     在图 5 中, 为了便于描述, 更详细地示出了修改实例的特征。然而, 本发明不限于 该修改实例。参考图 1 至图 4 描述的半导体存储器件的特征适用于图 5 中的修改实例。根 据该修改实例的半导体存储器件可包括在图 1 和图 2A 中示出的外围电路区 95 和外围场效 应晶体管。
     图 6A 是平面图, 示出根据发明构思的实例实施方式的另一修改实例的半导体存 储器件。图 6B 是沿图 6A 的线 VI-VI’ 和 VII-VII’ 截取的横截面视图。在图 6B 中, 参考标 记 F 表示沿图 6A 的线 VI-VI’ 截取的横截面视图, 参考标记 G 表示沿图 6A 的线 VII-VII’ 截取的横截面视图。
     参考图 6A 和图 6B, 多个单元有源部分 105’ 沿着行和列在基板 100 上二维地布置。每个单元有源部分 105’ 可具有沿第一方向延伸的矩形形状。多个凹槽 112b 可沿第二方向 平行地延伸。每个凹槽 112b 横穿构成每列的多个单元有源部分 105’ 和在单元有源部分 105’ 之间的单元器件隔离图案 103a。第一掩埋栅 127a 和第二掩埋栅 127b 设置在每个凹 槽 112b 中。
     如图 6A 中所示, 第一方向可以垂直于第二方向, 其中第一方向是每个单元有源部 分 105’ 的纵向方向, 第二方向是凹槽 112b 的纵向方向。根据该修改实例, 第一方向可相应 于图 6A 的 x 轴方向, 第二方向可相应于图 6B 的 y 轴方向。
     根据该修改实例, 公共布线 165a’ 可沿第一方向延伸。公共布线 165a’ 可以设置 一对相邻行之间的单元器件隔离图案 103a 上方。公共布线 165a’ 可接触导电垫 250, 该导 电垫 250 接触公共柱 145a。特别地, 导电垫 250 可接触公共柱 145a 的上表面并沿第二方 向延伸, 从而被设置在该对行之间的单元器件隔离图案 103a 上方。公共布线 165a’ 可与导 电垫 250 的位于单元器件隔离图案 103a 上方的一部分的上表面接触。导电垫 250 可以设 置在下层间电介质膜 248 中, 该下层间电介质膜 248 插置在盖电介质膜 153a 与层间电介质 膜 175 之间。下层间电介质膜 248 的上表面可以与导电垫 250 的上表面共面。例如, 导电 垫 250 可包括掺杂半导体材料 ( 例如, 掺杂硅或掺杂锗 )、 导电的金属氮化物 ( 例如, 钛氮化 物或钽氮化物 )、 金属 ( 例如, 钨、 钛或钽 )、 或金属 - 半导体化合物 ( 例如, 钨硅化物、 钴硅 化物或钛硅化物 ) 等等的至少之一。下层间电介质膜 248 可以由氧化物、 氮化物和 / 或氮 氧化物形成。第一接触插塞 180a’ 和第二接触插塞 180b’ 可穿透层间电介质膜 175、 下层间 电介质膜 248 和盖电介质膜 153a 以分别与第一掺杂区 150a 和第二掺杂区 150b 接触。在 图 1 和图 2A 中示出的第一数据存储元件 DS1 和第二数据存储元件 DS2 可分别与第一接触 插塞 180a’ 和第二接触插塞 180b’ 的上表面接触。在图 3 中示出的电容器或在图 4A 和图 4B 中示出的可变电阻器可应用于第一数据存储元件 DS1 和第二数据存储元件 DS2。公共布 线 165a’ 可以由与在图 1 和图 2A 中示出的公共布线 165a 相同的材料形成。第一接触插塞 180a’ 和第二接触插塞 180b’ 可以由与图 1 和图 2A 中示出的第一接触插塞 180a 和第二接 触插塞 180b 相同的材料形成。
     根据本发明构思的实例实施方式, 当连接到第一接触插塞 180a’ 和第二接触插塞 180b’ 的第一数据存储元件和第二数据存储元件包括在图 4A 和图 4B 中示出的可变电阻器 时, 在图 6A 和图 6B 中示出的公共布线 165a’ 可沿第二方向 ( 也就是说, 与第一掩埋栅 127a 和第二掩埋栅 127b 平行的方向 ) 延伸。在该情况下, 可以不形成导电垫 250 和下层间电介 质膜 248。参考图 6A 和图 6B 描述的半导体存储器件可包括在图 1 和图 2A 中示出的外围电 路区 95 和外围场效应晶体管。
     图 7A 是平面图, 示出根据发明构思的实例实施方式的又一修改实例的半导体存 储器件。图 7B 是沿图 7A 的线 VIII-VIII’ 和 IX-IX’ 截取的横截面视图。在图 7B 中, 参 考标记 H 表示沿图 7A 的线 VIII-VIII’ 截取的横截面视图, 参考标记 I 表示沿图 7A 的线 IX-IX’ 截取的横截面视图。
     参考图 7A 和图 7B, 多个单元有源部分 105 可以沿着行和列在单元阵列区的基板 100 上二维地布置。 每个单元有源部分 105 可具有沿第一方向延伸的矩形形状。 凹槽 112b’ 设置在单元有源部分 105 以及设置在单元有源部分 105 之间的单元器件隔离图案 103a 中。 凹槽 112b’ 沿第二方向延伸。第一方向可相应于图 7A 的 “s” 方向, 第二方向可相应于图 7B的 y 轴方向。
     凹槽 112b’ 具有彼此面对的第一内侧壁和第二内侧壁以及底表面。凹槽 112b’ 的 第一内侧壁可包括上侧壁 113 和下侧壁。凹槽 112b’ 的第二内侧壁可包括上侧壁 114 和下 侧壁。第一内侧壁的下侧壁可以比上侧壁 113 横向地凹入更多以限定第一底切区 Uc1’ 。第 二内侧壁的下侧壁可以比上侧壁 114 横向地凹入更多以限定第二底切区 Uc2’ 。
     凹槽 112b’ 的第一内侧壁的下侧壁可包括由单元有源部分 105 形成的第一有源下 侧壁 115a 和由单元器件隔离图案 103a 形成的第一非有源下侧壁 116a’ 。第一非有源下侧 壁 116a’ 可以比第一有源下侧壁 115a 横向地凹入更多。因此, 凹槽 112b’ 的第一内侧壁的 下侧壁还可包括由位于第一非有源下侧壁 116a’ 与第一有源下侧壁 115a 之间的单元有源 部分 105 形成并沿第一方向延伸的侧壁。位于单元有源部分 105 中第一底切区 Uc1’ 的第 一部分的第一宽度 W1 可以小于位于单元器件隔离图案 103a 中的第一底切区 Uc1’ 的第二 部分的第二宽度 W2。
     同样地, 凹槽 112b’ 的第二内侧壁的下侧壁可包括由单元有源部分 105 形成的第 二有源下侧壁 115b 和由单元器件隔离图案 103a 形成的第二非有源下侧壁 116b’ 。第二非 有源下侧壁 116b’ 可以比第二有源下侧壁 115b 横向地凹入更多。因此, 凹槽 112b’ 的第二 内侧壁的下侧壁还可包括由位于第二非有源下侧壁 116b’ 与第二有源下侧壁 115b 之间的 单元有源部分 105 形成并沿沿第一方向延伸的侧壁。位于单元有源部分 105 中第二底切区 Uc2’ 的第一部分的第一宽度可以小于位于单元器件隔离图案 103a 中的第二底切区 Uc2’ 的 第二部分的第二宽度。
     第一掩埋栅 127a 可以形成在第一底切区 Uc1 中以设置在第一内侧壁的下侧壁上。 第二掩埋栅 127b 可以形成在第二底切区 Uc2’ 中以设置在第二内侧壁的下侧壁上。栅电介 质膜 125 插置在第一掩埋栅 127a 与第一内侧壁之间以及在第二掩埋栅 127b 与第二内侧壁 之间。
     依据第一底切区 Uc1’ 的形状, 第一掩埋栅 127a 可覆盖第一有源下侧壁 115a、 第 一非有源下侧壁 116a′以及沿第一方向延伸并由第一内侧壁的下侧壁中的第一有源下侧 壁 115a 与第一非有源下侧壁 116a′之间的单元有源部分 105 形成的侧壁。 因此, 由第一掩 埋栅 127a 控制的沟道区 310 可以实现为包括沿第一方向延伸的一部分 305 和沿第二方向 延伸的一部分 300 的三维形状。在该情况下, 位于凹槽 112b′的底表面下面的公共掺杂区 143′可横向地延伸。公共掺杂区 143′的一端可横向地延伸至第一非有源下侧壁 116a′ 比第一有源下侧壁 115a 横向地凹入更多的程度。因此, 因为沟道区 310 的沟道宽度扩大, 所以有可能增大包括第一掩埋栅 127a 的第一场效应晶体管的开启电流。
     同样地, 依据第二底切区 Uc2′的形状, 第二掩埋栅 127b 可覆盖第二有源下侧壁 115b、 第二非有源下侧壁 116b′以及沿第一方向延伸并由第二内侧壁的下侧壁中的第二有 源下侧壁 115b 与第二非有源下侧壁 116b′之间的单元有源部分 105 形成的侧壁。 因此, 由 第二掩埋栅 127b 控制的沟道区也可以实现为包括沿第一方向延伸的一部分和沿第二方向 延伸的一部分的三维形状。 在该情况下, 公共掺杂区 143′的另一个端可横向地延伸至第二 非有源下侧壁 116b 比第二有源下侧壁 115b 横向地凹入更多的程度。
     根据修改实例的技术精神适用于参考图 1、 图 2A、 图 2B、 图 3、 图 4、 图 5 和图 6 描述 的半导体存储器件。接下来, 将描述根据发明构思的实施方式的半导体存储器件的形成方法。
     图 8 至图 24 是示出根据发明构思的实例实施方式的沿图 1 的线 I-I′、 II-II′ 和 III-III′截取的半导体存储器件的横截面图。
     参考图 8, 可以制备基板 100, 该基板 100 包括单元阵列区和外围电路区。 限定单元 有源部分 105 的单元沟槽可以形成在单元阵列区中, 限定外围有源部分 106 的外围沟槽可 以形成在外围电路区中。单元有源部分 105 可沿第一方向延伸, 如图 1 中所示。可以形成 填充单元沟槽的单元器件隔离图案 103a 以及可以形成填充单元沟槽的外围器件隔离图案 103b。单元器件隔离图案 103a 和外围器件隔离图案 103b 可包括形成在单元沟槽和外围沟 槽的侧壁上的热氧化层。单元器件隔离图案 103a 和外围器件隔离图案 103b 还可包括形成 在热氧化层上的衬垫层。衬垫层可以形成为例如氮化物层和 / 或氮氧化物层。单元器件隔 离图案 103a 和外围器件隔离图案 103b 还可包括在衬垫层上的填充氧化物层以填充单元沟 槽和外围沟槽。填充氧化物层可包括, 例如, 高密度等离子体氧化物层和 / 或 SOG 层 ( 旋涂 玻璃层 )。根据本发明构思的实例实施方式, 单元沟槽的宽度小于外围沟槽的宽度。因此, 单元器件隔离图案 103a 可仅包括热氧化物层和衬垫层, 外围器件隔离图案 103b 可包括热 氧化物层、 衬垫层和填充氧化物层。
     虽然没有示出, 但是当热氧化物层形成在外围器件隔离图案 103b 中时, 热氧化物 层可以形成在单元有源部分 105 和外围有源部分 106 的上表面上。在有源部分 105 和 106 的上表面上的热氧化物层可用作缓冲氧化物层。
     硬掩模膜 110 可以形成在包括器件隔离图案 103a 和 103b 的基板 100 的整个表面 上。硬掩模膜 110 可以由相对于有源部分 105 和 106 具有蚀刻选择性的材料形成。例如, 硬掩模膜 110 可包括氮化物膜和 / 或氮氧化物膜。根据本发明构思的实例实施方式, 硬掩 模膜 110 还可包括位于氮化物膜和 / 或氮氧化物膜下面的氧化物膜。
     硬掩模膜 110 可以被图案化以形成开口 111。开口 111 可沿不与第一方向平行的 第二方向延伸以与单元有源部分 105 交叉。单元有源部分 105 和单元器件隔离图案 103a 可以设置在开口 111 的底表面下面。在单元阵列区中, 多个开口 111 可以平行于第二方向 形成在硬掩模膜 110 中。在外围电路区中的硬掩模膜 110 可覆盖外围有源部分 106 和外围 器件隔离图案 103b。
     参考图 9, 通过使用硬掩模图案 110 作为蚀刻掩模进行第一各向异性刻蚀工艺, 第 一初始凹槽 112 可以形成在开口 111 下面的单元有源部分 105 和单元器件隔离图案 103a 中。在单元有源部分 105 和单元器件隔离图案 103a 中的第一初始凹槽 112 的两个内侧壁 可相应于在图 2A 中示出的凹槽 112b 的第一和第二内侧壁的上侧壁 113 和 114。
     蚀刻保护间隔体 121 可以分别形成在开口 111 和第一初始凹槽 112 的两个内侧壁 上。蚀刻保护间隔体 121 可以是多层。例如, 蚀刻保护间隔体 121 可包括第一间隔体 120a 和第二间隔体 120b。第一间隔体 120a 可以设置在第二间隔体 120b 与开口 111 和第一初始 凹槽 112 的两个内侧壁之间。第一间隔体 120a 和第二间隔体 120b 可以由彼此不同的材料 形成。第一初始凹槽 112 的底表面暴露于蚀刻保护间隔体 121 之间。
     参考图 10, 第一初始凹槽 112 的底表面可以通过使用硬掩模膜 110 和蚀刻保护间 隔体 121 作为蚀刻掩模来进行第二各向异性刻蚀工艺而被蚀刻。因此, 可以形成第二初始 凹槽 112a。第二初始凹槽 112a 的两个内侧壁的上侧壁可以用蚀刻保护间隔体 121 覆盖。第二初始凹槽 112a 的两个内侧壁的下侧壁被暴露。 第二初始凹槽 112a 的底表面也被暴露。
     参考图 11, 通过使用硬掩模膜 110 和蚀刻保护间隔体 121 作为蚀刻掩模, 初始凹槽 112 的在蚀刻保护间隔体 121 下面的两个下侧壁横向地凹入。因此, 可以形成凹槽 112b。
     第二初始凹槽 112a 的两个下侧壁的凹入工艺可包括第一凹入工艺和第二凹入工 艺。由第二初始凹槽 112a 的两个下侧壁的单元有源部分 105 形成的部分可以通过第一凹 入工艺而横向地凹入。第一凹入工艺可以是各向同性蚀刻 ( 例如, 湿法蚀刻 )。由第二初始 凹槽 112a 的两个下侧壁的单元器件隔离图案 103a 形成的部分可以通过第二凹入工艺而横 向地凹入。第二凹入工艺可以也是各向同性蚀刻 ( 例如, 湿法蚀刻 )。第二凹入工艺可以在 第一凹入工艺之后进行。替代地, 第一凹入工艺可以在第二凹入工艺之后进行。
     当单元器件隔离图案 103a 可以由多层膜形成时, 第二凹入工艺可包括多个子凹 入工艺。例如, 当单元器件隔离图案 103a 包括热氧化物层和衬垫层时, 第二凹入工艺可包 括第一子凹入工艺和第二子凹入工艺。由第二初始凹槽 112a 的两个下侧壁中的热氧化物 层形成的部分可以通过第一子凹入工艺而横向地凹入。由第二初始凹槽 112a 的两个下侧 壁中的衬垫层形成的部分可以通过第二子凹入工艺而横向地凹入。 第一和第二子凹入工艺 可以是各向同性蚀刻。
     根据本发明构思的实例实施方式, 第二子凹入工艺 ( 例如, 衬垫层的凹入 ) 可以在 第一子凹入工艺 ( 例如, 热氧化物膜的凹入 ) 之后进行。 在该情况下, 第二间隔体 120b 可以 由相对于热氧化物层具有蚀刻选择性的材料形成, 第一间隔体 120a 可以由相对于衬垫层 具有蚀刻选择性的材料形成。例如, 第二间隔体 120b 可以由氮化物和 / 或氮氧化物形成, 第一间隔体可以由氧化物形成。
     替代地, 第一子子凹入工艺可以在第二子子凹入工艺之后进行。 在该情况下, 第二 间隔体 120b 可以由相对于衬垫层具有蚀刻选择性的材料形成, 第一间隔体 120a 可以由相 对于热氧化物层具有蚀刻选择性的材料形成。例如, 第二间隔体 120b 可以由氧化物形成, 第一间隔体 120a 可以由氮化物和 / 或氮氧化物形成。
     根据发明构思的实施方式, 在第二凹入工艺 ( 也就是说, 由单元器件隔离图案 103a 形成的部分的凹入 ) 中的凹入深度 (recess depth) 可以实质上与在第一凹入工艺 ( 也就是说, 由单元有源部分 105 形成的部分的凹入 ) 中的凹入深度相同。这样, 有可能形 成参考图 1 和图 2A 描述的凹槽 112b。
     替代地, 在第二凹入工艺中的凹入深度可以比在第一凹入工艺中的凹入深度深。 这样, 有可能形成参考图 7A 和图 7B 描述的凹槽 112b’ 。
     在第一凹入工艺和第二凹入工艺期间, 凹槽 112b 的上侧壁可以被蚀刻保护间隔 体 121 保护。这样, 第一底切区 Uc1 和第二底切区 Uc2 可以被限定在凹槽 112b 中。在第一 凹入工艺和第二凹入工艺之后, 剩余的蚀刻保护间隔体 121 可以被移除以暴露凹槽 112b 的 上侧壁。
     参考图 12, 栅电介质膜 125 可以形成在凹槽 112b 的暴露的第一和第二内侧壁上。 栅电介质膜 125 可以通过热氧化形成。替代地, 栅电介质膜 125 可以通过原子层沉积形成。 栅电介质膜 125 可包括氧化物、 氮化物、 氮氧化物和 / 或高 k 材料 ( 例如, 铪氧化物或铝氧 化物 ) 的至少之一。
     栅导电膜 127 可以形成在具有栅电介质膜 125 的基板 100 上。栅导电膜 127 可以填充第一底切区 Uc1 和第二底切区 Uc2。栅导电膜 127 可填充凹槽 112b 的一部分。
     牺牲膜可以形成在基板 100 上以完全填满凹槽 112b。 牺牲膜可被平坦化直到暴露 栅导电膜 127。平坦化的牺牲膜可以被进一步凹入。如图 12 中所示, 凹入的牺牲膜 129 的 上表面可以比单元有源部分 105 的最上表面低。牺牲膜 129 可以由相对于硬掩模膜 110 和 栅导电膜 127 具有蚀刻选择性的材料形成。例如, 凹入的牺牲膜 129 可以由氧化物形成。
     参考图 13, 随后, 栅导电膜 127 的位于凹入的牺牲膜 129 的上表面上方的一部分 可以被去除。可以通过各向同性蚀刻移除一部分栅导电膜 127。在该情形下, 栅导电膜 127 的填充底切区 Uc1 和 Uc2 的部分可以保留, 栅导电膜 127 的位于凹入的牺牲膜 129 下面的 部分可以保留。
     随后, 可以移除凹入的牺牲膜 129。当凹入的牺牲膜 129 被凹入时, 可以移除栅电 介质膜 125 的形成在凹槽 112b 的上侧壁上的一部分。在这时候, 至少保留位于底切区 Uc1 和 Uc2 中的栅电介质膜 125。
     参考图 14, 剩余的栅导电膜 127 可以通过使用硬掩模膜 110 作为蚀刻掩模被各向 异性蚀刻。因此, 第一掩埋栅 127a 可以形成在第一底切区 Uc1 中, 第二掩埋栅 127b 可以形 成在第二底切区 Uc2 中。 随后, 绝缘间隔体膜 133 可共形地形成在基板 100 的整个表面上。绝缘间隔体膜 133 覆盖第一掩埋栅 127a 和第二掩埋栅 127b。
     根据本发明构思的实例实施方式, 可以在形成绝缘间隔体膜 133 之前通过各向同 性蚀刻而使第一掩埋栅 127a 和第二掩埋栅 127b 凹入。这样, 有可能形成参考图 2B 描述的 第一掩埋栅 127a’ 和第二掩埋栅 127b’ 。
     填充电介质膜可以形成在绝缘间隔体膜 133 上以填充凹槽 112b。填充电介质膜 可以被平坦化直到硬掩模膜 110 上的绝缘间隔体膜 133 被暴露, 从而形成填充电介质图案 135。填充电介质图案 135 可以由相对于绝缘间隔体膜 133 和硬掩模膜 110 具有蚀刻选择 性的电介质材料形成。例如, 绝缘间隔体膜 133 和硬掩模膜 110 可以由氮化物和 / 或氮氧 化物形成, 填充电介质图案 135 可以由氧化物形成。
     掩模图案 137 可以形成在具有填充电介质图案 135 的基板 100 上。掩模图案 137 可包括由图 1 和图 2A 中所示的公共柱 145a 限定的开口。在图 25A 中示出根据实例实施方 式的掩模图案 137 的形状。将参考图 25A 来描述掩模图案 137。
     图 25A 是平面图, 示出在图 14 中示出的掩模图案。
     参考图 14 和图 25A, 掩模图案 137 可以形成为与凹槽 112b 交叉的线形状。特别 地, 多个掩模图案 137 可平行于第三方向延伸。第三方向垂直于第二方向, 第二方向是凹槽 112b 的纵向方向。掩模图案 137 可以在第二方向上彼此间隔开。每个掩模图案 137 覆盖凹 槽 112b 的位于单元器件隔离图案 103a 中的一部分。在该情形下, 暴露绝缘间隔体膜 133 的一部分和填充电介质图案 135 的一部分, 该些部分是形成在凹槽 112b 的位于单元有源部 分 105 中的另一部分。
     替代地, 掩模图案 137 可以实现为另一形状, 这将参考图 25B 来描述。
     图 25B 是平面图, 示出根据修改实例的在图 14 中示出的掩模图案。
     参考图 25B, 掩模图案 137a 可覆盖基板 100 的整个表面。在该情形下, 掩模图案 137a 可包括沿行和列二维地布置的开口 138。开口 138 彼此间隔开。开口 138 可以暴露在
     凹槽 112b 的位于单元有源部分 105 中的一部分中的绝缘间隔体膜 133 的一部分和填充电 介质图案 135 的一部分。
     在下面的描述中, 为了便于描述, 将描述使用图 25A 中示出的掩模图案 137 的方 法。
     参考图 15, 填充电介质图案 135 和绝缘间隔体膜 133 可以通过使用掩模图案 137 作为蚀刻掩模被顺序地蚀刻, 从而形成公共接触孔 140, 另外第一绝缘间隔体 133a 和第二 绝缘间隔体 133b 可以分别形成在凹槽 112b 的两个内侧壁上。在这时候, 绝缘间隔体膜的 在掩模图案 137 下面且在硬掩模膜 110 上的一部分 133r 可保留。同时, 可保留填充电介质 图案 135 的位于单元器件隔离图案 103a 中并被掩模图案 137 覆盖的部分。可保留栅电介 质膜 125 的在公共接触孔 140 的底表面上的一部分。
     参考图 16, 可以移除掩模图案 137。掺杂剂离子可以被注入到在公共接触孔 140 下面的单元有源部分 105 中以形成公共掺杂区 143。掩模图案 137 可以在注入掺杂剂离子 之前或注入掺杂剂离子之后被移除。
     保留在公共接触孔 140 的底表面上的栅电介质膜 125 可用作用于注入掺杂剂离子 的离子注入缓冲膜。然而, 本发明不限于此。保留在公共接触孔 140 的底表面上的栅电介 质膜 125 可以在注入掺杂剂离子之前被移除, 以及缓冲氧化物膜可以在注入掺杂剂离子之 前形成。
     在下面的描述中, 将描述剩余的栅电介质膜 125 被用作离子注入缓冲膜的情形。
     在公共掺杂区 143 形成之后, 可以通过移除剩余的栅电介质膜 125 而暴露公共掺 杂区 143。随后, 柱导电膜 145 形成在基板 100 的整个表面上、 公共接触孔 140 由柱导电膜 145 填充。
     参考图 17, 柱导电膜 145 可以被平坦化直到暴露出硬掩模膜 110, 从而形成填充柱 接触孔 140 的公共柱 145a。在该情形下, 绝缘间隔体膜的剩余部分 133r 可以被一起移除。 填充电介质膜 135 的高于硬掩模膜 110 的上表面的一部分可以被一起移除。柱导电膜 145 可以通过化学机械抛光被平坦化。
     参考图 18, 可以移除硬掩模膜 110。公共柱 145a 以及绝缘间隔体 133a 和 133b 可 包括比单元有源部分 105 的最上表面向上突出更多 ( 更高 ) 的一部分。掺杂剂离子可以被 注入到在凹槽 112b 两侧上的单元有源部分 105 中, 以形成第一掺杂区 150a 和第二掺杂区 150b。
     参考图 19 和图 20, 可以在形成第一掺杂区 150a 和第二掺杂区 150b 之后在基板 100 的整个表面上形成盖电介质膜 153。随后, 盖电介质膜 153 可以被平坦化直到暴露公共 柱 145a 和绝缘间隔体 133a 和 133b。因此, 被平坦化的盖电介质膜 153a 的上表面可以与公 共柱 145a 的上表面以及绝缘间隔体 133a 和 133b 的上表面共面。
     根据本发明构思的实例实施方式, 当第一掺杂区 150a 和第二掺杂区 150b 通过在 存在硬掩模膜 110 的状态下注入掺杂剂离子而形成时, 可以省略硬掩模膜 110 的去除、 盖电 介质膜 153 的形成以及盖电介质膜 153 的平坦化。
     参考图 21, 在外围电路区中的被平坦化的盖电介质膜 153a 可以被选择性地去除 以暴露外围有源部分 106 的上表面 106。 在该情形下, 保留在单元阵列区中的被平坦化的盖 电介质膜 153a。外围栅电介质膜 155 可以形成在暴露的外围有源部分 106 上。例如, 外围栅电介 质膜 155 可以通过热氧化和 / 或化学气相沉积形成。第一导电膜 160 形成在基板 100 的整 个表面上。第一导电膜 160 可以由具有外围场效应晶体管的栅极所需的功函数的导电材料 形成。例如, 第一导电膜 160 可以由掺杂半导体材料 ( 例如, 掺杂硅、 掺杂锗、 和 / 或掺杂 硅 - 锗 ) 形成。
     虽然没有示出, 但是在形成外围电介质膜 155 的过程中, 外围栅电介质膜 155 也可 形成在公共柱 145a 上。根据本发明构思的实例实施方式, 在公共柱 145a 上的外围栅电介 质膜 155 可以在形成第一导电膜 160 之前被移除。替代地, 根据发明构思的另一实例实施 方式, 外围栅电介质膜 155 和第一导电膜 160 可以依次形成在公共柱 145a 上。
     氧化物膜 162 可以形成在第一导电膜 160 上。氧化物膜 162 可起反射防止膜的作 用。氧化物膜 162 可保护在外围电路区中的第一导电膜 160。光致抗蚀剂图案 163 可以形 成以覆盖外围电路区中的氧化物膜 162。在该情形下, 单元阵列区中的氧化物膜 162 被暴 露。
     参考图 22, 通过使用光致抗蚀剂图案 163, 可以去除在单元阵列区中的氧化物膜 162 和第一导电膜 160 以暴露公共柱 145a 的上表面。当外围栅电介质膜 155 和第一导电 膜 160 顺序地形成在公共柱 145a 上时, 如上所述, 可以通过使用光致抗蚀剂图案 163 作为 蚀刻掩模而去除在单元阵列区中的氧化物膜 162、 第一导电膜 160 和外围栅电介质膜 155, 从而暴露公共柱 145a 的上表面。
     随后, 光致抗蚀剂图案 163 被移除并且外围电路区中的氧化物膜 162 被移除以暴 露外围电路区中的第一导电膜 160。
     参考图 23, 第二导电膜 165 形成在基板 100 的整个表面上。在单元阵列区中的第 二导电膜 165 与暴露的公共柱 145a 的上表面接触。在外围电路区中的第二导电膜 165 与 第一导电膜 160 的上表面接触。
     第二导电膜 165 可以由电阻率低于第一导电膜 160 的电阻率的导电材料形成。例 如, 第二导电膜 165 可包括金属 ( 例如, 钨、 钛、 或钽 )、 导电的金属氮化物 ( 例如, 钛氮化物 或钽氮化物 )、 或金属 - 半导体化合物 ( 例如, 钨硅化物、 钴硅化物、 或钛硅化物 ) 中的至少 之一。盖掩模膜 168 可以形成在第二导电膜 165 上。盖掩模膜 168 可以由例如氧化物膜、 氮化物膜和 / 或氮氧化物形成。
     参考图 24, 在单元阵列区中的盖掩模膜 168 和第二导电膜 165 被顺序地图案化以 形成顺序层叠的公共布线 165a 和单元盖掩模图案 168a。在外围电路区中的盖掩模膜 168、 第二导电膜 165 和第一导电膜 160 被顺序地图案化以形成顺序层叠的外围栅极 170 和外围 盖掩模图案 168b。外围栅极 170 包括顺序层叠的下栅极 160a 和上栅极 165b。公共布线 165a 和上栅极 165b 形成在部分的第二导电膜 165 中。因此, 公共布线 165a 和上栅极 165b 由相同的材料形成。公共布线 165a 和外围栅极 170 可以同时形成。
     外围源 / 漏极 171 通过将掺杂剂离子注入到外围栅极 170 两侧上的外围有源部分 106 中而形成。通过在基板 100 的整个表面上共形地形成间隔体膜并使间隔体膜经受各向 异性刻蚀, 侧壁间隔体 172 形成在单元盖掩模图案 168a 和公共布线 165a 的两个侧壁上以 及外围栅间隔体 173 形成在外围栅极 170 和外围盖掩模图案 168b 的两个侧壁上。因此, 侧 壁间隔体 172 和外围栅极间隔体 173 可以同时形成, 且可以由相同的材料形成。层间电介质膜 175 形成在基板 100 的整个表面上。层间电介质膜 175 可以被平坦 化直到暴露盖掩模图案 168a 和 168b 的上表面。
     形成第一接触插塞 180a 和第二接触插塞 180b, 从而穿透在单元阵列区中被平坦 化的层间电介质膜 175 和盖电介质膜 153a 并且分别与第一掺杂区 150a 和第二掺杂区 150b 接触。 外围接触插塞 182a 可以形成为穿透在外围电路区中的被平坦化的层间电介质膜 175 并且与外围源 / 漏极 171 接触。外围栅极接触插塞 182b 可以形成为穿透外围盖掩模图案 168b。第一接触插塞 180a、 第二接触插塞 180b、 外围接触插塞 182a 和外围栅极接触插塞 182b 可以同时形成并且由彼此相同的材料形成。
     第一外围布线 184a 和第二外围布线 184b 可以形成在外围电路区中的层间电介质 膜 175 上, 从而分别与外围接触插塞 182a 和外围栅极接触插塞 182b 接触。外围盖图案 185 可以形成在第一外围布线 184a 和第二外围布线 184b 上。外围侧壁间隔体 187 可以形成在 第一外围布线 184a、 第二外围布线 184b 和外围盖图案 185 的侧壁上。
     第一数据存储元件 DS1 和第二数据存储元件 DS2( 在图 1 和图 2A 中示出 ) 可以形 成为分别与第一接触插塞 180a 和第二接触插塞 180b 接触。这样, 有可能实现在图 1 和图 2A 中示出的半导体存储器件。第一和第二数据存储元件可以通过图 3 中示出的电容器形 成。这样, 有可能实现在图 3 中示出的半导体存储器件。替代地, 第一和第二数据存储元件 可包括在图 4A 和图 4B 中示出的可变电阻器。这样, 有可能实现参考图 4A 和图 4B 描述的 半导体存储器件。
     根据本发明构思的实例实施方式, 在图 2C 中示出的凹槽 112’ 可以通过在形成上 述半导体存储器件的方法中由参考图 9 描述的第一各向异性刻蚀工艺蚀刻足够的深度来 进行蚀刻而形成。这样, 有可能实现在图 2C 中示出的半导体存储器件。在图 2C 中示出形 成半导体存储器件的方法可能不需要参考图 9、 图 10 和图 11 描述的形成蚀刻保护间隔体 121、 第二各向异性刻蚀工艺和凹入工艺。
     在图 6A 和图 6B 中示出的半导体存储器件的形成方法可以类似于参考图 8 至图 25 描述的方法。然而, 在移除外围电路区中的盖电介质膜 153a 之前, 如参考图 20 所描述的, 该方法还可包括形成下层间电介质膜 248 以及在下层间电介质膜 248 中形成导电垫 250。 随后的工艺可以以与参考图 20 至图 24 相同的方式进行。
     在图 7A 和图 7B 中示出的半导体存储器件的形成方法可以类似于参考图 8 至图 25 描述的方法。这样, 已经参考图 11 描述了在图 7A 和图 7B 中的凹槽 112b’ 的形成方法。公 共掺杂区 143’ 可以在掩埋栅 127a 和 127b 形成之前形成。例如, 在凹槽 112b’ 形成之后并 且在填充底切区 Uc1 和 Uc2 之前, 可以通过以掺杂剂离子进行倾斜注入而形成在图 7B 中示 出的公共掺杂区 143’ 。
     根据上述实例实施方式的半导体存储器件可以以多种形式的半导体封装实 现。例如, 根据发明构思的半导体存储器件可以以诸如以下的封装方式被封装 : 层叠 封 装 (PoP)、 球 栅 阵 列 (BGAs)、 芯 片 级 封 装 (CSPs)、 带 引 线 的 塑 料 芯 片 载 体 (PLCC)、 塑 料 双 列 直 插 式 封 装 (PDIP)、 窝 伏 尔 组 件 中 管 芯 封 装 (die in waffle pack)、 晶圆形 式 中 管 芯 (die in wafer form)、 板 上 芯 片 (COB)、 陶 瓷 双 列 直 插 式 封 装 (CERDIP)、 塑 料 公 制 四 方 扁 平 封 装 (plasticmetric quad flat pack(MQFP))、 薄型四方扁平封装 (TQFP)、 小 外 型 封 装 (smalloutline(SOIC))、 收 缩 型 小 外 形 封 装 (SSOP)、 薄小外型封装 (thin small outline(TSOP))、 系 统 级 封 装 (SIP)、 多 芯 片 封 装 (MCP)、 晶圆级制造 封 装 (wafer-levelfabricated package(WFP)) 或 晶 圆 级 处 理 堆 叠 封 装 (wafer-level processed stackpackage(WSP))。
     图 26 是方框图, 示意性地示出包括基于发明构思的技术精神的半导体存储器件 的电子系统的实例。
     参考图 26, 根据发明构思的再一实施方式的电子系统 1100 包括控制器 1110、 输入 / 输出 (I/O) 装置 1120、 存储器件 1130、 接口 1140 和汇流线 1150。控制器 1110、 输入 / 输 出 (I/O) 装置 1120、 存储器件 1130 和 / 或接口 1140 可以经由汇流线 1150 彼此连接。汇流 线 1150 相应于数据经过其被传送和接收的路径。
     控制器 1110 包括微处理器、 数字信号处理器、 微控制器、 和能执行类似功能的逻 辑单元的至少之一。 I/O 装置 1120 可包括键区 (keypad)、 键盘 (keyboard)、 显示器件等等。 存储器件 1130 可储存数据和 / 或指令。存储器件 1130 可包括参考图 1 至图 7 描述的半导 体存储器件的至少之一。存储器件 1130 还可包括快闪存储装置。接口 1140 可以以有线或 无线形式实现。例如, 接口 1140 可包括天线、 有线 / 无线收发器等等。虽然没有示出, 但是 电子系统 1100 还可包括用于改善控制器 1110 的操作的操作存储器装置。操作存储器装置 可包括根据本发明构思的实例实施方式的 SRAM 装置和 / 或 DRAM 装置。
     电子系统 1100 适用于 PDA( 个人数字助理 )、 便携式计算机、 上网本 (webtablet)、 无线电话、 移动式电话、 数字音乐播放器、 存储卡或能在无线环境中发送和 / 或接收太阳城集团的 任何电子器件。
     图 27 是方框图, 示意性地示出包括基于发明构思的技术精神的半导体存储器件 的存储卡的实例。
     参考图 27, 根据发明构思的实施方式的存储卡 1200 包括存储器件 1210。存储器 件 1210 可包括根据本发明构思的实例实施方式的非易失性存储器装置。存储器件 1210 还 可包括根据本发明构思的实例实施方式的 DRAM 装置。此外, 存储器件 1210 还可包括快闪 存储装置等等。存储卡 1200 可包括通常控制主机与存储器件 1210 之间的数据交换的存储 控制器 1220。
     存储控制器 1220 可包括通常控制存储卡的操作的处理单元 1222。存储控制器 1220 可包括用作处理单元 1222 的操作存储器的 SRAM 1221。存储控制器 1220 还可包括主 机接口 1223 和存储接口 1225。主机接口 1223 可具有在存储卡 1200 与主机之间交换数据 的协议。存储接口 1225 可连接存储控制器 1220 到存储器件 1210。存储控制器 1220 还可 包括纠错块 (Ecc)1224。纠错块 1224 可检测并纠正从存储器件 1210 读取的数据的错误。 虽然没有示出, 但是存储卡 1200 还可包括存储代码数据从而与主机接口的 ROM 装置。存储 卡 1200 可以用作便携式数据存储卡。替代地, 存储卡 1200 可以实现为代替计算机系统的 硬盘驱动器的固态盘 (SSD)。
     根据发明构思的实例实施方式, 独立受控的第一与第二掩埋栅设置在凹槽中。根 据该配置, 有可能最小化每个均包括第一和第二掩埋栅的第一和第二存储器单元的占有面 积。因此, 有可能实现高度集成并具有良好可靠性的半导体存储器件。
     虽然与已经结合在附图中示出的本发明的实例实施方式描述了本发明, 但是不限 于此, 发明构思可以以其它具体形式修改而不脱离发明构思的范围和基本特征。 因此, 应该理解上述主题将被理解为说明性的而不是限制性的。
太阳城集团     该申请要求享有 2009 年 12 月 31 日提交的韩国专利申请 10-2009-0135332 的权 益, 在此结合其全部内容作为参考。

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