太阳城集团

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竖直型集成电路器件和存储器件.pdf

摘要
申请专利号:

CN201010521278.5

申请日:

2010.10.22

公开号:

CN102122656B

公开日:

2015.01.07

当前法律状态:

授权

有效性:

有权

法律详情: 授权|||实质审查的生效IPC(主分类):H01L 27/02申请日:20101022|||公开
IPC分类号: H01L27/02; H01L29/06; H01L29/78; H01L27/10; H01L27/108 主分类号: H01L27/02
申请人: 三星电子株式会社
发明人: 尹在万; 洪亨善; 田光悦; 吉田诚; 黄德性; 李哲
地址: 韩国京畿道
优先权: 2009.10.22 KR 100765/09
专利代理机构: 北京市柳沈律师事务所 11105 代理人: 屈玉华
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法律状态
申请(专利)号:

CN201010521278.5

授权太阳城集团号:

太阳城集团102122656B||||||

法律状态太阳城集团日:

2015.01.07|||2012.09.19|||2011.07.13

法律状态类型:

授权|||实质审查的生效|||公开

摘要

太阳城集团本发明提供了一种竖直型集成电路器件和存储器件。该竖直型集成电路器件包括衬底以及从该衬底竖直地突出的柱。柱包括其中的下杂质区和上杂质区以及在两者之间的竖直沟道区。柱的其中包括下杂质区的部分包括从该柱横向地延伸的台面。器件还包括第一导电线和第二导电线,第一导电线在柱的第一侧壁上延伸并电接触下杂质区,第二导电线在柱的邻近竖直沟道区的第二侧壁上延伸。第二导电线在垂直于第一导电线的方向上延伸并与台面间隔开。还论述了相关器件及其制造方法。

权利要求书

1: 一种竖直型集成电路器件, 包括 : 衬底 ; 柱, 从所述衬底竖直地突出, 所述柱包括位于其中的下杂质区和上杂质区以及在所述 下杂质区与所述上杂质区之间的竖直沟道区, 其中所述柱的包括所述下杂质区的部分包含 从该柱横向地延伸的台面 ; 第一导电线, 在所述柱的第一侧壁上延伸并电接触所述下杂质区 ; 以及 第二导电线, 在所述柱的邻近所述竖直沟道区的第二侧壁上延伸, 所述第二导电线在 垂直于所述第一导电线的方向上延伸并与所述台面间隔开。
2: 如权利要求 1 所述的器件, 其中所述下杂质区的截面面积大于所述竖直沟道区和所 述上杂质区的截面面积。
3: 如权利要求 2 所述的器件, 其中所述柱的截面面积在远离所述衬底的方向上减小。
4: 如权利要求 1 所述的器件, 其中所述第二导电线包括字线, 所述器件还包括 : 栅极绝缘层, 在所述竖直沟道区与所述字线之间的所述第二侧壁上延伸, 其中所述字线在所述台面上延伸, 并且其中所述栅极绝缘层在所述台面和所述字线之 间延伸。
5: 如权利要求 4 所述的器件, 其中所述台面包括第二台面, 其中所述柱的包括下杂质 区的部分还包括第一台面, 该第一台面在垂直于所述第一导电线的方向上从所述柱横向延 伸, 并且其中所述第一导电线包括在所述第一台面上延伸的位线。
6: 如权利要求 5 所述的器件, 其中所述位线直接接触所述第一台面。
7: 如权利要求 5 所述的器件, 其中所述衬底和所述柱包括相同的半导体材料。
8: 如权利要求 5 所述的器件, 还包括 : 在所述衬底与所述柱之间的埋入绝缘层。
9: 如权利要求 8 所述的器件, 其中所述位线在所述埋入绝缘层上延伸。
10: 如权利要求 8 所述的器件, 其中所述位线包括第一位线, 还包括 : 第二位线, 在所述柱的与所述第一侧壁相反的第三侧壁上延伸, 所述第一侧壁上包括 第一位线。
11: 如权利要求 5 所述的器件, 还包括 : 存储电极, 在所述柱的其中包括所述上杂质区的部分上。
12: 如权利要求 11 所述的器件, 还包括 : 单元焊垫, 在所述柱的包括所述上杂质区的部分与所述存储电极之间。
13: 如权利要求 5 所述的器件, 还包括 : 多个柱, 从所述衬底竖直地突出, 所述多个柱沿所述位线设置, 其中所述多个柱中分别 包括上杂质区和下杂质区以及位于所述上杂质区和下杂质区之间的竖直沟道区 ; 以及 多条字线, 分别在所述多个柱中的各个柱的第二侧壁上延伸且邻近所述柱中相应的竖 直沟道区, 其中所述第二导电线包括多条字线之一, 并且其中所述多条字线在垂直于所述 位线的方向上延伸。
14: 如权利要求 13 所述的器件, 其中所述多个柱的所述下杂质区被电连接。
15: 如权利要求 5 所述的器件, 还包括 : 多个柱, 从所述衬底竖直地突出, 所述多个柱沿所述字线设置, 所述多个柱中分别包括 2 上杂质区和下杂质区以及位于所述上杂质区和下杂质区之间的竖直沟道区 ; 以及 多条位线, 分别在所述多个柱的各个柱的第一侧壁上延伸, 其中所述第一导电线包括 所述多条位线之一, 并且其中所述多条位线在垂直于所述字线的方向上延伸。
16: 一种存储器件, 包括 : 衬底, 包括单元区域和周边电路区域 ; 竖直型半导体器件, 在所述单元区域上 ; 以及 平面型半导体器件, 在所述周边电路区域上, 其中所述竖直型半导体器件包括 : 半导体柱, 从所述单元区域沿竖直方向突出, 并包括上杂质区、 下杂质区和位于所述上 杂质区和下杂质区之间的竖直沟道区 ; 位线, 设置在所述半导体柱的第一侧壁上以电接触所述下杂质区 ; 字线, 设置在所述半导体柱的邻近所述竖直沟道区的第二侧壁上, 并在基本垂直于所 述位线的方向上延伸 ; 栅极绝缘层, 在所述竖直沟道区与所述字线之间的所述第二侧壁上延伸, 以及 存储电极, 设置在所述上杂质区上。
17: 如权利要求 16 所述的存储器件, 其中所述平面型半导体器件包括在所述周边电路 区域上的平面型栅极电极。
18: 如权利要求 17 所述的存储器件, 其中所述平面型栅极电极设置在所述字线之上。
19: 一种竖直型半导体器件, 包括 : 衬底 ; 半导体柱, 从所述衬底突出, 该柱中包括下杂质区和上杂质区以及位于所述下杂质区 和所述上杂质区之间的竖直沟道区, 其中所述柱的底部包括第一台面和第二台面, 所述第 一台面在第一方向上从所述柱横向延伸, 所述第二台面在基本垂直于第一方向的第二方向 上从所述柱横向延伸, 所述第一台面和所述第二台面中包括所述下杂质区 ; 位线, 在所述第一台面上并在所述第二方向上延伸, 该位线电接触所述下杂质区 ; 字线, 在所述第二台面上并邻近所述竖直沟道区, 该字线在所述第一方向上延伸并与 所述第一台面间隔开 ; 以及 栅极绝缘层, 在所述竖直沟道区与所述字线之间以及在所述下杂质区与所述字线之间 延伸。

说明书


竖直型集成电路器件和存储器件

    【技术领域】
     本发明涉及集成电路器件, 更具体地, 涉及竖直型半导体器件、 包括竖直型半导体 器件的存储器件以及制造竖直型半导体器件和包括其的存储器件的方法。背景技术
     电子产品被不断期望满足减小尺寸和更大的数据存储和 / 或处理容量的竞争目 标。因此, 在这种电子产品中使用的集成电路器件需要是小的并高度集成。在这方面, 近来 已经开展对具有代替常规平面型结构的竖直沟道结构的竖直型半导体器件的研究。
     然而, 例如由于其更复杂的制造工艺, 难以制造具有高性能和高可靠性的竖直型 半导体器件。 发明内容 本发明构思的实施例提供了具有高性能和高可靠性的竖直型集成电路器件以及 使用竖直型半导体器件的存储器件。 本发明构思的实施例还提供了制造半导体器件和存储 器件的方法。 然而, 本发明构思提供上述技术问题作为示例, 但本发明构思的技术问题不限 于此。
     根据一些实施例, 竖直型集成电路器件包括衬底以及从该衬底竖直地突出的柱。 柱包括位于其中的下杂质区和上杂质区以及在下杂质区和上杂质区之间的竖直沟道区。 柱 的其中包括下杂质区的部分包括从所述柱横向地延伸的台面。 器件还包括第一导电线和第 二导电线, 第一导电线在柱的第一侧壁上延伸并电接触下杂质区, 第二导电线在柱的邻近 竖直沟道区的第二侧壁上延伸。 第二导电线在垂直于第一导电线的方向上延伸并与台面间 隔开。
     在一些实施例中, 下杂质区的截面面积可以大于竖直沟道区和上杂质区的截面面 积。例如, 柱的截面面积可以在远离衬底的方向上减小。
     在一些实施例中, 第二导电线可以为字线。栅极绝缘层可以在竖直沟道区与字线 之间的第二侧壁上延伸。 字线可以在台面上延伸, 栅极绝缘层可以在台面和字线之间延伸。
     在一些实施例中, 台面可以是第二台面, 柱的包括下杂质区的部分还可以包括第 一台面, 该第一台面在垂直于第一导电线的方向上从柱横向延伸。第一导电线可以在第一 台面上延伸。例如, 第一导电线可以为位线, 位线可以直接接触第一台面。
     在一些实施例中, 衬底和柱可以是相同的半导体材料。
     在一些实施例中, 器件还可以包括在衬底与柱之间的埋入绝缘层。 此外, 位线可以 在埋入绝缘层上延伸。
     在一些实施例中, 位线可以是第一位线。 器件还可以包括第二位线, 第二位线在柱 的与第一侧壁相反的第三侧壁上延伸, 第一侧壁包括其上的第一位线。
     在一些实施例中, 存储电极可以提供在柱的其中包括上杂质区的部分上。
     在一些实施例中, 单元焊垫可以提供在柱的包括上杂质区的部分与存储电极之
     间。 在一些实施例中, 多个柱可以从衬底沿位线竖直地突出。多个柱可以分别包括其 中的上杂质区和下杂质区以及位于上杂质区和下杂质区之间的竖直沟道区。 多条字线可以 分别在多个柱中的各个柱的第二侧壁上延伸并邻近其中相应的竖直沟道区。 第二导电线可 以是多条字线之一, 多条字线可以在垂直于位线的方向上延伸。
     在一些实施例中, 多个柱的下杂质区可以被电连接。
     在一些实施例中, 多个柱可以从衬底沿字线竖直地突出。多个柱可以分别包括其 中的上杂质区和下杂质区以及位于上杂质区和下杂质区之间的竖直沟道区。 多条位线可以 分别在多个柱的各个柱的第一侧壁上延伸。第一导电线可以为多条位线之一, 多条位线可 以在垂直于字线的方向上延伸。
     根据另一些实施例, 存储器件包括具有单元区域和周边电路区域的衬底、 单元区 域上的竖直型半导体器件和周边电路区域上的平面型半导体器件。 竖直型半导体器件包括 在竖直方向上从单元区域突出的半导体柱。半导体柱包括上杂质区、 下杂质区和位于上杂 质区和下杂质区之间的竖直沟道区。位线设置在半导体柱的第一侧壁上以电接触下杂质 区。字线设置在半导体柱的邻近竖直沟道区的第二侧壁上, 并在基本垂直于位线的方向上 延伸。栅极绝缘层在竖直沟道区与字线之间的第二侧壁上延伸, 存储电极设置在上杂质区 上。
     在一些实施例中, 平面型半导体器件可以包括在周边电路区域上的平面型栅极电 极。
     在一些实施例中, 平面型栅极电极可以设置在字线之上。
     根据另一些实施例, 竖直型半导体器件包括衬底以及从该衬底突出的半导体柱。 柱包括位于其中的下杂质区和上杂质区以及位于下杂质区和上杂质区之间的竖直沟道区。 柱的底部包括第一台面和第二台面, 第一台面在第一方向上从柱横向延伸, 第二台面在基 本垂直于第一方向的第二方向上从柱横向延伸, 其中第一台面和第二台面包括位于其中的 下杂质区。第一台面上的位线电接触下杂质区并在第二方向上延伸。第二台面上的邻近竖 直沟道区的字线在第一方向上延伸并与第一台面间隔开。 栅极绝缘层在竖直沟道区与字线 之间以及在下杂质区与字线之间延伸。
     根据另一些实施例, 存储器件包括具有单元区域和周边电路区的衬底、 在单元区 域上的竖直型半导体器件以及在周边电路区上的平面型半导体器件。 竖直型半导体器件包 括半导体柱, 该半导体柱在单元区域上沿竖直方向延伸, 并包括下杂质区、 在下杂质区上的 竖直沟道区以及在竖直沟道区上的上杂质区。 位线设置在下杂质区的第一侧壁上以接触下 杂质区, 字线设置在竖直沟道区的第二侧壁上以在垂直于位线的方向上延伸, 栅极绝缘层 在竖直沟道区与字线之间延伸, 存储电极设置在上杂质区上。
     根据另一些实施例, 制造竖直型集成器件的方法包括在衬底上形成在竖直方向延 伸的柱。 柱包括下杂质区、 在下杂质区上的竖直沟道区以及在竖直沟道区上的上杂质区。 位 线形成在下杂质区的第一侧壁上以接触下杂质区。 栅极绝缘层形成在竖直沟道区的第二侧 壁上。字线形成在栅极绝缘层上以在垂直于位线的方向上延伸。
     附图说明
     从以下结合附图的详细描述, 本发明构思的示范性实施例将被更清楚地理解, 附 图 1 是根据本发明构思的实施例示出半导体器件的透视图 ; 图 2 是根据本发明构思的实施例的图 1 的半导体器件沿线 II-II’ 截取的截面图 ; 图 3 是根据本发明构思的实施例的图 1 的半导体器件沿线 III-III’ 截取的截面 图 4 是根据本发明构思的另一实施例示出半导体器件的透视图 ; 图 5 是根据本发明构思的实施例的图 4 的半导体器件沿线 V-V’ 截取的截面图 ; 图 6 是根据本发明构思的实施例的图 4 的半导体器件沿线 VI-VI’ 截取的截面图 ; 图 7 是根据本发明的另一实施例示出半导体器件的透视图 ; 图 8 是根据本发明构思的实施例的图 7 的半导体器件沿线 VIII-VIII’ 截取的截 图 9 是根据本发明构思的实施例的图 7 的半导体器件沿线 IX-IX’ 截取的截面图 ; 图 10 是示出根据本发明构思的实施例的存储器件的透视图 ;图中 :
     图;
     面图 ;
     图 11 是示出根据本发明构思的另一实施例的存储器件的透视图 ;
     图 12 是示出根据本发明构思的另一实施例的存储器件的透视图 ;
     图 13A 至图 22E 是示出根据本发明构思的实施例制造半导体器件和存储器件的方 法的视图 ;
     图 23 是根据本发明构思的实施例的存储芯片的方框图 ;
     图 24 是根据本发明构思的实施例的存储芯片的方框图 ; 以及
     图 25 是根据本发明构思的实施例的电子系统的方框图。 具体实施方式
     在下文将参照附图描述本发明构思的示范性实施例。然而, 本发明构思可以以许 多不同的形式实施, 而不应被解释为限于这里阐述的示范性实施例。 相反地, 提供这些实施 例使得本公开透彻和完整, 并将本发明的范围充分地转达给本领域技术人员。 在附图中, 为 了清晰, 层和区域的长度和尺寸可以被夸大。相同的附图标记始终指代相同的元件。
     应当理解, 当称一个元件或一层在另一元件或层 “上” 、 “连接到” 或 “耦接到” 另一 元件或层时, 它可以直接在另一元件或层上、 连接到或耦接到另一元件或层, 或者还可以存 在插入的元件或层。相反, 当称一个元件 “直接在” 另一元件或层 “上” 、 “直接连接到” 或 “直 接耦接到” 另一元件或层时, 不存在插入的元件或层。如此处所用的, 术语 “和 / 或” 包括一 个或多个所列相关项目的任何及所有组合。
     应当理解, 虽然这里可使用术语第一、 第二、 第三等描述各种元件、 组件、 区域、 层 和 / 或部分, 但这些元件、 组件、 区域、 层和 / 或部分不应受限于这些术语。这些术语仅用于 将一个元件、 组件、 区域、 层或部分与另一区域、 层或部分区别开。 因此, 以下讨论的第一元件、 组件、 区域、 层或部分可以被称为第二元件、 组件、 区域、 层或部分而不背离本发明的教导。
     这里可以使用诸如 “下面” “之下” 、 “底” 、 “下” 、 “之上” 、 “顶” 、 “上” 的空间相对性术 语来描述如附图所示的一个元件或特征与另一 ( 些 ) 元件或特征之间的关系。应当理解,空间相对性术语旨在概括除附图所示取向之外的器件的使用和操作中的不同取向。例如, 如果附图中的器件翻转过来, 被描述为 “在” 其它元件后特征 “之下” 或 “下面” 的元件将会 在其它元件或特征 “之上” 。因而, 示范性术语 “下” 能够涵盖 “上” 和 “下” 两种取向。器件 可以采取其它取向 ( 旋转 90 度或在其它取向 ), 此处所用的空间相对性描述符做相应解释。 此外, 如这里所使用的, “横向” 指代与竖直方向基本正交的方向。
     这里所用的术语仅仅是为了描述特定实施例, 并非要限制本发明。 如此处所用的, 除非上下文另有明确表述, 否则单数形式 “一” 和 “该” 均同时旨在包括复数形式。还应当 理解, 术语 “包括” 和/或 “包含” , 当在本说明书中使用时, 指定了所述特征、 整体、 步骤、 操 作、 元件和 / 或组件的存在, 但并不排除一个或多个其它的特征、 整体、 步骤、 操作、 元件、 组 件和 / 或其组合的存在或增加。
     这里参照截面图描述本发明的示例性实施例, 这些图为本发明的理想化实施例 ( 和中间结构 ) 的示意图。因而, 例如, 由制造技术和 / 或公差引起的附图形状的变化是可 能发生的。 因此, 本发明的实施例不应被解释为限于这里示出的区域的特定形状, 而是包括 由例如制造引起的形状偏差在内。例如, 示出为矩形的注入区域将通常具有倒圆或弯曲的 特征和 / 或在其边缘的注入浓度的梯度, 而不是从注入区域到非注入区域的二元变化。类 似地, 通过注入形成的埋入区域可以引起在埋入区域与通过其发生注入的表面之间的区域 中的一些注入。 因此, 附图所示的区域本质上是示意性的, 它们的形状并非要示出区域的真 实形状, 也并非要限制本发明的范围。 除非另行定义, 此处使用的所有术语 ( 包括技术术语和科学术语 ) 都具有本发明 所属领域内的普通技术人员所通常理解的相同的含义。还应当理解, 诸如通用词典中所定 义的术语, 除非此处加以明确定义, 否则应当被解释为具有与它们在相关领域的语境中的 含义相一致的含义, 而不应被解释为理想化的或过度形式化的意义。
     图 1 是根据本发明构思的实施例示出半导体器件的透视图。图 2 是根据本发明构 思的实施例的图 1 的半导体器件沿线 II-II’ 截取的截面图。图 3 是根据本发明构思的实 施例的图 1 的半导体器件沿线 III-III’ 截取的截面图。
     参照图 1 至图 3, 提供衬底 50, 多个半导体柱 54 设置在衬底 50 上。衬底 50 和半 导体柱 54 可以彼此连接。例如, 衬底 50 和半导体柱 54 可以通过例如蚀刻体半导体晶片而 形成为一体的结构。在其它的实施例中, 衬底 50 和半导体柱 54 可以彼此分离。衬底 50 和 半导体柱 54 可以包括半导体材料, 例如 IV 族半导体、 III-V 族化合物半导体或 II-VI 族氧 化物半导体。例如, IV 族半导体可以是硅、 锗或硅 - 锗。备选地, 半导体柱 54 可以设置为 在衬底 50 上的半导体外延层。
     半导体柱 54 可以从衬底 50 在竖直方向上 ( 也就是, 在基本垂直于衬底表面的方 向上 ) 延伸或突出。换句话说, 竖直方向可以表示半导体柱 54 与衬底 50 之间的角度大于 约 45 度。例如, 半导体柱 54 和衬底 50 可以太阳城集团彼此成直角 ( 例如, 约 90 度 ) 延伸。相反 地, 如这里所用的, 横向方向可以指代基本平行于衬底表面的方向 ( 因此基本垂直于竖直 方向 )。每个半导体柱 54 可以包括第一侧壁 S1、 第二侧壁 S2、 第三侧壁 S3 和第四侧壁 S4。 第一侧壁 S1 和第三侧壁 S3 可以彼此相反, 第二侧壁 S2 和第四侧壁 S4 可以彼此相反。
     半导体柱 54 可以包括下杂质区 51、 竖直沟道区 52 和上杂质区 53。竖直沟道区 52 可以限定或形成在下杂质区 51 与上杂质区 53 之间。下杂质区 51 和上杂质区 53 可以与竖
     直沟道区 52 形成二极管结。例如, 当下杂质区 51 和上杂质区 53 用第一导电杂质掺杂时, 竖直沟道区 52 可以用第二导电杂质掺杂, 第二导电杂质与第一导电杂质的导电类型相反。
     下杂质区 51、 竖直沟道区 52 和上杂质区 53 可以在竖直方向上彼此连接。当竖直 沟道区 52 被偏置时, 电流在竖直方向上流动, 因此下杂质区 51 和上杂质区 53 可以彼此电 连接。例如, 下杂质区 51 和上杂质区 53 可以被称作漏极区域和源极区域, 或反之亦然。
     下杂质区 51 可以包括从半导体柱 54 横向地延伸的第一台面部分 M1。第一台面 部分 M1 可以通过蚀刻第一侧壁 S1 的一部分而形成。位线 56 可以设置在下杂质区 51 的第 一侧壁 S1 上, 并且还可以设置在第一台面部分 M1 上。位线 56 可以直接接触第一台面部分 M1。因此, 位线 56 和下杂质区 51 可以彼此电连接。
     下杂质区 51 还可以包括从半导体柱 54 横向延伸的第二台面部分 M2。 第二台面部 分 M2 可以通过蚀刻第二侧壁 S2 的一部分形成, 并且在一些实施例中可以在基本垂直于第 一台面部分 M1 的方向上延伸。第二台面部分 M2 可以设置在下杂质区 51 与竖直沟道区 52 之间。字线 58 可以设置在竖直沟道区 52 的第二侧壁 S2 上, 还可以与第二台面部分 M2 间 隔开。栅极绝缘层 57 可以连续地形成在竖直沟道区 52 与字线 58 之间以及在第二台面部 分 M2 与字线 58 之间。 由于横向延伸的第一台面部分 M1 和 / 或第二台面部分 M2, 所以下杂质区 51 的截 面面积可以大于竖直沟道区 52 和 / 或上杂质区 53 的截面面积。也就是, 半导体柱 54 的截 面面积可以随着半导体柱 54 与衬底 50 之间的距离在远离衬底 50 的竖直方向上增大而减 小。
     半导体柱 54 可以布置在衬底 50 上以定义矩阵阵列。例如, 下杂质区 51 可以沿线 III-III’ 彼此连接, 位线 56 可以沿线 III-III’ 延伸。下杂质区 51 可以沿线 II-II’ 彼此 间隔开, 字线 58 可以沿线 II-II’ 延伸。因此, 位线 56 和字线 58 可以在彼此基本垂直的方 向上延伸, 例如可以延伸以太阳城集团彼此成直角地彼此交叉。
     根据上述竖直型半导体器件, 竖直沟道区 52 在基本垂直于衬底 50 的方向上延伸。 因此, 当开启电压施加到字线 58 时, 电流可以在下杂质区 51 与上杂质区 53 之间流动。在 这种竖直型半导体器件中, 由于竖直型半导体器件的竖直阵列结构, 所以可以在衬底 50 上 占据相对小的占用面积 (footrprint), 因此可以更容易地集成竖直型半导体器件。 此外, 由 于位线 56 设置为接触半导体柱 54 的第一侧壁 S1, 所以根据示例性实施例的竖直型半导体 器件可以提供相对低电阻的结构, 其中竖直型半导体器件截面面积较宽, 并且与位线 56 围 绕半导体柱 54 的结构相比较不复杂。因此, 这种竖直型半导体器件可以在产品中使用以提 供相对高的可靠性和高性能。
     图 4 是根据本发明构思的另一实施例示出半导体器件的透视图。图 5 是图 4 的半 导体器件沿线 V-V’ 截取的截面图。图 6 是图 4 的半导体器件沿线 VI-VI’ 截取的截面图。
     参照图 4 至图 6, 提供衬底 60, 在竖直方向延伸的多个半导体柱 64 提供在衬底 60 上。每个半导体柱 64 可以包括下杂质区 61、 竖直沟道区 62 和上杂质区 63。衬底 60 和半 导体柱 64 可以分别与图 1 至图 3 的衬底 50 和半导体柱 54 类似。然而, 半导体柱 64 可以 与衬底 60 间隔开。例如, 埋入绝缘层 65 可以设置在衬底 60 与半导体柱 64 之间。例如, 半 导体柱 64 可以提供为半导体外延层。绝缘体上硅 (SOI) 晶片可以被蚀刻以形成一结构, 在 该结构中埋入绝缘层 65 和半导体柱 64 以所述次序依次堆叠在衬底 60 上, 使得柱 64 与衬
     底 60 电隔离。
     位线 66 可以设置在埋入绝缘层 65 上以及在下杂质区 61 的第一侧壁 S1 上, 并可 以类似于图 1 至图 3 的位线 56。字线 68 可以设置在竖直沟道区 62 的第二侧壁 S2 上, 并可 以类似于图 1 至图 3 的字线 58。栅极绝缘层 67 可以设置在字线 68 与竖直沟道区 62 之间 以及在字线 68 与下杂质区 61 之间。
     图 7 是根据本发明构思的另一实施例示出半导体器件的透视图。图 8 是图 7 的半 导体器件沿线 VIII-VIII’ 截取的截面图。图 9 是图 7 的半导体器件沿线 IX-IX’ 截取的截 面图。
     参照图 7 至图 9, 提供衬底 70, 在竖直方向上延伸的多个半导体柱 74 提供在衬底 70 上。每个半导体柱 74 可以包括下杂质区 71、 竖直沟道区 72 和上杂质区 73。埋入绝缘层 75 可以设置在衬底 70 与半导体柱 74 之间。衬底 70、 埋入绝缘层 75 和半导体柱 74 可以分 别类似于图 4 至图 6 的衬底 60、 埋入绝缘层 65 和半导体柱 64。
     第一位线 76a 可以设置在下杂质区 71 的第一侧壁 S1 上, 第二位线 76b 可以设置 在下杂质区 71 的第三侧壁 S3 上。在埋入绝缘层 75 上的第一位线 76a 和第二位线 76b 可 以直接接触下杂质区 71。
     字线 78 可以设置在竖直沟道区 72 的第二侧壁 S2 上, 并可以参照图 1 至图 3 的字 线 58。栅极绝缘层 77 可以设置在字线 78 与竖直沟道区 72 之间以及在字线 78 与下杂质区 71 之间。
     根据本发明构思的实施例的上述半导体器件可以使用在各种产品中。例如, 半导 体器件可以用作各种逻辑器件的控制器件和 / 或用作各种存储器件的存储器晶体管或控 制器件。存储器件可以包括动态随机存取存储器 (DRAM)、 静态随机存取存储器 (SRAM)、 磁 随机存取存储器 (MRAM)、 铁电随机存取存储器 (FeRAM)、 电阻 RAM(ReRAM)、 相变 RAM(PRAM)、 闪存器件等。
     图 10 是示出根据本发明构思的实施例的存储器件的透视图。图 10 的存储器件可 以使用图 1 至图 3 的半导体器件, 因此为了简洁以下将省略对其的描述。
     参照图 10, 提供多个存储电极 59。每个存储电极 59 可以设置在半导体柱 54 上。 存储电极 59 可以电连接到各自的上杂质区 53( 见图 2), 并可以用作电容器结构的下电极。 因此, 图 10 的存储器件可以使用在 DRAM 器件中。
     图 11 是示出根据本发明构思的另一实施例的存储器件的透视图。图 11 的存储器 件可以使用图 4 至图 6 的半导体器件, 因此以下将省略对其的描述。
     参照图 11, 提供多个存储电极 69。每个存储电极 69 可以设置在半导体柱 64 上。 存储电极 69 可以电连接到各自的上杂质区 63( 见图 5), 并可以用作电容器结构的下电极。 因此, 图 11 的存储器件可以使用在 DRAM 器件中。
     图 12 是示出根据本发明构思的另一实施例的存储器件的透视图。图 12 的存储器 件可以使用图 7 至图 9 的半导体器件, 因此以下将省略对其的描述。
     参照图 12, 提供多个存储电极 79。每个存储电极 79 可以设置在半导体柱 74 上。 存储电极 79 可以电连接到各自的上杂质区 73( 见图 8), 并可以用作电容器结构的下电极。 因此, 图 12 的存储器件可以使用在 DRAM 器件中。
     图 13A 至 22E 是示出根据本发明构思的实施例制造半导体器件和存储器件的方法的视图。图 13A 至图 17A 是示出半导体器件及制造该半导体器件的方法的透视图。图 13B 至图 22B 是示出半导体器件及制造该半导体器件的方法的平面图。图 13C 至图 22C 是分别 沿图 13B 至图 22B 的半导体器件的平面图的线 C-C’ 截取的截面图。图 13D 至图 22D 是分 别沿图 13B 至图 22B 的半导体器件的平面图的线 D-D’ 截取的截面图。图 13E 至图 22E 是 分别沿图 13B 至图 22B 的半导体器件的平面图的线 E-E’ 截取的截面图。
     参照图 13A 至图 13E, 衬底 110 可以包括单元区域 A 和周边电路区域 B。例如, 竖 直型半导体器件可以形成在单元区域 A 上, 平面型半导体器件可以形成在周边电路区域 B 上。然而, 根据本发明构思的其它实施例, 竖直型半导体器件可以形成在单元区域 A 和周边 电路区域 B 上。衬底 110 可以包括半导体材料, 例如 IV 族半导体、 III-V 族化合物半导体 和 / 或 II-V 族氧化物半导体。IV 族半导体可以是硅、 锗或硅 - 锗。
     第一沟槽 115 和第二沟槽 118 可以通过蚀刻衬底 110 形成在单元区域 A 中从而限 定多个半导体柱 104a。例如, 第一沟槽 115 可以被形成, 然后第二沟槽 118 可以从衬底 110 的表面形成。根据本发明构思的另一实施例, 在形成第二沟槽 118 之后, 可以形成第一沟槽 115。在此情形下, 第二沟槽 118 可以具有大于第一沟槽 115 的深度。也就是, 衬底 110 可 以具有两台阶的沟槽结构。半导体柱 104a 可以由于第一沟槽 115 和第二沟槽 118 而布置 为矩阵阵列。 根据本发明构思的另一实施例, 在形成第一沟槽 115 之后, 第二沟槽 118 可以穿过 第一沟槽 115 形成。
     每个半导体柱 104a 可以包括下杂质区 101a、 竖直沟道区 102a 和上杂质区 103a。 下杂质区 101a 可以沿线 C-C’ 的方向彼此连接。例如, 第二沟槽 118 可以沿线 C-C’ 延伸使 得下杂质区 101a 可以沿线 C-C’ 的方向彼此连接。
     周边电路区域 B 可以包括多个基本平坦的有源区 104b。例如, 第一沟槽 115 可以 通过蚀刻衬底 110 而形成在周边电路区域 B 中, 从而形成平坦的有源区 104b。 然后, 平面型 晶体管可以形成在平坦有源区 104b 上。
     参照图 14A 至图 14E, 可以形成用于填充第一沟槽 115 和第二沟槽 118 的器件隔离 绝缘层 120。在图 14A 中, 为了示出的方便, 省略了器件隔离绝缘层 120。例如, 形成多个绝 缘层 ( 未示出 ) 以填充第一沟槽 115 和第二沟槽 118, 然后平坦化绝缘层, 从而形成器件隔 离绝缘层 120。在一些实施例中, 在形成绝缘层之前, 还可以形成多个缓冲绝缘层和 / 或多 个衬层绝缘层。
     栅极绝缘层 121 可以形成在半导体柱 104a 和平坦有源区 104b 的被器件隔离绝缘 层 120 暴露的表面上。例如, 栅极绝缘层 121 可以通过在半导体柱 104a 和平坦有源区 104b 的表面上进行选择性的热氧化而形成。根据本发明构思的另一实施例, 栅极绝缘层 121 可 以通过在半导体柱 104a 和平坦有源区 104b 的暴露表面上沉积适当的绝缘层而形成。
     多个栅极电极层 122 和多个硬掩模层 124 可以以所述的次序依次形成在栅极绝缘 层 121 和器件隔离绝缘层 120 上。例如, 栅极电极层 122 可以包括合适的导电层, 例如多晶 硅和 / 或金属。 硬掩模层 124 可以包括相对于器件隔离绝缘层 120 具有蚀刻选择性的材料。 例如, 当器件隔离绝缘层 120 包括硅氮化物时, 硬掩模层 124 可以包括硅氮化物或氧化物。
     多个第三沟槽 130 可以通过沿线 C-C’ 蚀刻单元区域 A 的半导体柱 104a 而形成。 例如, 第三沟槽 130 可以通过蚀刻单元区域 A 的硬掩模层 124、 栅极电极层 122、 栅极绝缘层
     121 和器件隔离绝缘层 120 至预定深度而形成。
     例如, 第三沟槽 130 可以通过沿线 C-C’ 蚀刻半导体柱 104a 其一半深度而具有预 定深度。第三沟槽 130 的深度大于第一沟槽 115 的深度, 因此第三沟槽 130 穿透到半导体 柱 104a 的下杂质区 101a 中。多个间隔绝缘层 132 可以形成在半导体柱 104a 的侧壁上。例 如, 间隔绝缘层 132 可以是硅氮化物。
     多个第一下掺杂区 134 可以通过经由第三沟槽 130 注入或喷射第一导电杂质 ( 例 如, 第一导电类型的杂质 ) 到下杂质区 101a 而形成。例如, 当竖直型半导体器件是 N 沟道 半导体器件时, 第一导电杂质可以是 N+ 杂质, 例如砷 (As) 或磷 (P)。
     参照图 15A 至图 15E, 多个第四沟槽 136 可以通过从第三沟槽 130 蚀刻下杂质区 101a 至预定深度而形成。例如, 第四沟槽 136 的深度可以小于或等于第一下掺杂区 134 的 深度。第一台面部分 137 可以如第四沟槽 136 所限定地在下杂质区 101a 中形成。
     多个第二下掺杂区 138 的每个可以通过经由第四沟槽 136 注入或喷射第一导电杂 质到下杂质区 101a 中而形成。第二下掺杂区 138 可以连接到第一下掺杂区 134。
     位线 140 可以形成在每个第四沟槽 136 里面。例如, 位线 140 可以通过嵌入适当 的导电层在第四沟槽 136 中而形成。根据本发明构思的另一实施例, 位线 140 可以通过金 属硅化下杂质区 101a 的被第四沟槽 136 暴露的部分而形成。位线 140 可以包括金属或金 属硅化物。 位线 140 可以直接接触第一台面部分 137 上的下杂质区 101a, 具体地, 可以直接接 触第一下掺杂区 134 和第二下掺杂区 138。例如, 位线 140 的接触下杂质区 101a 的部分可 以被第一下掺杂区 134 和第二下掺杂区 138 围绕, 从而减少位线 140 与下掺杂区 101a 之间 的接触电阻。
     参照图 16A 至图 16E, 可以形成用于填充第三沟槽 130 的埋入绝缘层 142。 可选地, 在形成埋入绝缘层 142 之前, 衬层绝缘层还可以形成在位线 140 上。例如, 埋入绝缘层 142 可以是硅氧化物, 衬层绝缘层可以是硅氮化物。
     多个第五沟槽 144 可以通过沿线 E-E’ 蚀刻半导体柱 104a 而形成。例如, 第五沟 槽 144 与第三沟槽 130 和第四沟槽 136 可以基本以直角彼此交叉, 半导体柱 104a 的宽度的 一半可以沿线 E-E’ 凹陷。第五沟槽 144 可以形成得比第三沟槽 130 薄, 并可以接触下杂质 区 101a。
     因此, 上杂质区 103a 和竖直沟道区 102a 的宽度可以由于第三沟槽 130 和第五沟 槽 144 的形成而仅为半导体柱 104a 的宽度的四分之一。第二台面部分 145 可以通过第五 沟槽 144 限定在下杂质区 101a 上。第二台面部分 145 可以形成在一侧壁上, 该侧壁不同于 形成有第一台面部分 137 的侧壁。
     接着, 多个第三下掺杂区 146 可以通过经由第五沟槽 144 注入或喷射第一导电杂 质而形成。第一至第三下掺杂区 134、 138 和 146 一起可以基本形成第一源极 / 漏极区域。 因此, 位线 140 可以连接到第一至第三下掺杂区 134、 138 和 146, 也就是相应的第一源极 / 漏极区域。根据当前实施例, 第一源极 / 漏极区域可以通过第五沟槽 144 自对准地形成, 而 不进行额外的光刻工艺。
     参照图 17A 至图 17C, 第二栅极绝缘层 148 可以形成在半导体柱 104a 的被第五沟 槽 144 暴露的表面上。然后, 字线 150 可以形成在第二栅极绝缘层 148 上从而以预定深度
     嵌入在每个第五沟槽 144 中。第二栅极绝缘层 148 可以基本上形成在竖直沟道区 102a 上。
     例如, 字线 150 可以通过将合适的导电层填充在第五沟槽 144 中预定深度或通过 填充合适的导电层然后再对导电层进行回蚀工艺而形成。字线 150 可以基本上形成在各个 竖直沟道区 102a 上。
     上掺杂区 153 可以通过注入或喷射第一导电杂质到被第五沟槽 144 暴露的上杂质 区 103a 而形成。上掺杂区 153 可以基本上形成第二源极 / 漏极区域。第二源极 / 漏极区 域可以通过第五沟槽 144 自对准地形成, 而不用进行额外的光刻工艺。
     衬层绝缘层 152 可以形成在第五沟槽 144 里面, 第二埋入绝缘层 154 可以形成在 第五沟槽 144 中。第二埋入绝缘层 154 和衬层绝缘层 152 可以包括太阳城集团彼此具有蚀刻选择 性的材料。例如, 第二埋入绝缘层 154 可以是硅氧化物, 衬层绝缘层 152 可以是硅氮化物。 第二埋入绝缘层 154 可以通过沉积绝缘层并平坦化该绝缘层而形成。
     参照图 18B 和 18E, 硬掩模层 124 可以被选择性地去除。例如, 当硬掩模层 124 包 括硅氮化物时, 硬掩模层 124 可以使用磷酸选择性地去除。
     暴露单元区域 A 的停止绝缘层 156 可以形成在栅极电极层 122 上。 停止绝缘层 156 可以在随后的蚀刻工艺中用作蚀刻停止层。例如, 停止绝缘层 156 可以包括硅氮化物。栅 极电极层 122 在单元区域 A 中的部分可以通过使用停止绝缘层 156 作为蚀刻掩模来去除。 例如, 栅极电极层 122 的该部分可以通过湿法蚀刻去除。单元区域 A 中的栅极绝缘层 121 也可以被去除。 参照图 19B 至图 19E, 多个单元焊垫 162 可以形成在上杂质区 103a 上。例如, 单元 焊垫 162 可以通过在第二埋入绝缘层 154 之间形成导电层 ( 例如, 多晶硅层 ) 然后蚀刻该 导电层而形成为间隔物。在此情形下, 单元焊垫 162 可以通过控制第二埋入绝缘层 154 的 深度和导电层的厚度而形成, 使得单元焊垫 162 可以具有第二埋入绝缘层 154 基本填充在 其中的形式。
     因此, 单元焊垫 162 可以通过自对准方法形成在上杂质区 103a 上, 也就是在第二 源极 / 漏极区域上, 而不用进行额外的光刻工艺。同时, 在周边电路区域 B 中, 蚀刻可以在 停止绝缘层 156 处停止。
     覆盖单元区域 A 并暴露周边电路区域 B 的第二停止绝缘层 164 可以形成在单元焊 垫 162 上。例如, 第二停止绝缘层 164 可以通过在单元区域 A 和周边电路区域 B 上形成硅 氮化物层然后图案化该硅氮化物层而形成。
     参照图 20B 至图 20E, 覆盖导电层 166 可以形成在周边电路区域 B 中的栅极电极 层 122 上, 硬掩模层 168 可以形成在覆盖导电层 166 上, 可以在其上进行图案化工艺, 从而 形成覆盖导电层 166 和硬掩模层 168 以所述的次序依次堆叠在栅极电极层 122 上的栅极结 构。在此操作中, 蚀刻可以在单元区域 A 中的第二停止绝缘层 164 处停止。
     例如, 覆盖导电层 166 可以包括具有比栅极电极层 122 低的表面电阻的材料。例 如, 当栅极电极层 122 包括多晶硅时, 覆盖导电层 166 可以包括金属硅化物、 金属或其堆叠 结构。
     参照图 21B 至图 21E, 层间绝缘层 172 可以形成在单元区域 A 和周边电路区域 B 上。例如, 层间绝缘层 172 可以包括硅氧化物或具有相对低的介电常数的绝缘材料。具有 低介电常数的绝缘材料可以指具有比硅氧化物更低的介电常数的绝缘材料。
     层间绝缘层 172 被图案化, 并形成接触孔 ( 未示出 ), 从而形成填充接触孔的第一 至第四接触插塞 174a、 174b、 174c 和 174d。例如, 第一至第四接触插塞 174a、 174b、 174c 和 174d 可以通过填充合适的导电层在接触孔中然后平坦化该导电层而形成。
     第一接触插塞 174a 可以连接到单元区域 A 的下杂质区 101a, 例如第一源极 / 漏极 区域。第二接触插塞 174b 可以连接到平坦有源区 104b。第三接触插塞 174c 可以连接到栅 极电极层 122。第四接触插塞 174d 可以连接到字线 150。
     可以形成第一配线 176a 以连接部分第一接触插塞 174a 和第三接触插塞 174c。 可 以形成第二配线 176b 以连接到第二接触插塞 174b。 可以形成第三配线 176d 以连接到第四 接触插塞 174d。例如, 第一至第三配线 176a、 176b 和 176d 可以通过在第一至第四接触插 塞 174a、 174b、 174c 和 174d 上形成合适的导电层、 在导电层上形成掩模层 178 并图案化掩 模层 178 而形成。
     参照图 22B 至图 22E, 可以形成第二层间绝缘层 179 以覆盖第一至第三配线 176a、 176b 和 176d。可以形成多个存储电极 182 以穿透第一和第二层间绝缘层 172 和 179 以及 第二停止绝缘层 164, 以延伸到并连接到单元焊垫 162。例如, 存储电极 182 可以具有竖直 延伸的圆柱结构。
     图 23 是根据本发明构思的实施例的存储芯片 300 的方框图。
     参照图 23, 存储器单元阵列 310 可以包括上述半导体器件和 / 或存储器件的任何 结构。存储器单元阵列 310 可以连接到 X 缓冲 & 行解码器 320 和 Y 缓冲 & 列解码器 330, 从 而通过 X 缓冲 & 行解码器 320 和 Y 缓冲 & 列解码器 330 传输信号。存储器单元阵列 310 的 字线可以连接到 X 缓冲 & 行解码器 320, 存储器单元阵列 310 的位线可以连接到 Y 缓冲 & 列 解码器 330。控制逻辑 (control logic)340 可以连接到 X 缓冲 & 行解码器 320 和 Y 缓冲 & 列解码器 330 从而控制 X 缓冲 & 行解码器 320 和 Y 缓冲 & 列解码器 330。
     图 24 是根据本发明构思的实施例的存储卡 500 的方框图。
     参照图 24, 控制器单元 510 和存储器单元 520 可以彼此传输电信号。例如, 根据 控制器单元 510 的指令, 存储器单元 520 和控制器单元 510 可以彼此交换数据。因此, 存储 卡 500 可以将数据存储在存储器单元 520 中或从存储器单元 520 输出数据到外部装置。例 如, 存储器单元 520 可以包括根据这里描述的任一实施例的半导体器件或存储器件。
     存储卡 500 可以用作各种便携式设备的数据存储介质。例如, 存储卡 500 可以包 括多媒体卡 (MMC) 或安全数字 (SD) 卡。
     图 25 是根据本发明构思的实施例的电子系统 600 的方框图。
     参照图 25, 处理器 610、 输入 / 输出 (I/O) 器件 630 和存储器单元 620 可以通过总 线 640 彼此进行数据通讯。处理器 610 可以执行程序并控制电子系统 600。I/O 器件 630 可以用于电子系统 600 的输入数据或输出数据。电子系统 600 可以使用 I/O 器件 630 连接 到外部装置, 例如个人计算机 (PC) 或网络, 从而与外部装置交换数据。
     存储器单元 620 可以存储用于操作处理器 610 的代码和 / 或数据。例如, 存储器 单元 620 可以包括这里描述的前述半导体器件或存储器件的任一个。
     电子系统 600 可以使用在需要存储器单元 620 的各种电子控制设备中。例如, 电 子系统 600 可以使用在移动电话、 动态图像专家组 (MPEG) 音频层 -3(MP3) 播放器、 导航装 置、 固态盘 (SSD) 和 / 或家用电器。根据本发明构思的实施例的竖直型集成电路器件能够由于其竖直布置结构而在 衬底上具有相对小的占用面积, 因此能够易于被高度集成。此外, 在竖直型集成电路器件 中, 位线设置为接触柱的第一侧壁。因此, 竖直型集成电路器件可以提供低电阻结构, 其中 竖直型集成电路器件的截面面积较宽并且与位线围绕柱的结构相比较不复杂。因此, 竖直 型集成电路器件能够使用在产品中以提供高可靠性和高性能。
     根据制造竖直型集成电路器件的方法, 源极 / 漏极区域可以以自对准方式或结构 形成, 此外, 用于连接存储电极的单元焊垫能够以自对准方式或结构形成。因此, 根据本发 明构思的实施例的方法可以相对经济。
     尽管已经参照本发明构思的示范性实施例具体示出并描述了本发明构思, 应当理 解, 其中可以进行形式和细节上的各种变化, 而不背离权利要求书的精神和范围。
     本 申 请 要 求 于 2009 年 10 月 22 日 提 交 到 韩 国 知 识 产 权 局 的 韩 国 专 利 申 请 No.10-2009-0100765 的优先权, 其公开通过引用整体结合于此。

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竖直 集成电路 器件 存储
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