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一种用于ESD保护电路的GGNMOS器件.pdf

摘要
申请专利号:

CN201010172659.7

申请日:

2010.05.12

公开号:

CN101866922B

公开日:

2015.01.07

当前法律状态:

授权

有效性:

有权

法律详情: 授权|||专利申请权的转移IPC(主分类):H01L 27/088变更事项:申请人变更前权利人:上海宏力半导体制造有限公司变更后权利人:上海华虹宏力半导体制造有限公司变更事项:地址变更前权利人:201203 上海市张江高科技园区郭守敬路818号变更后权利人:201203 上海市张江高科技园区祖冲之路1399号登记生效日:20140514|||实质审查的生效IPC(主分类):H01L 27/088申请日:20100512|||公开
IPC分类号: H01L27/088; H01L29/78; H01L29/06 主分类号: H01L27/088
申请人: 上海华虹宏力半导体制造有限公司
发明人: 胡剑
地址: 201203 上海市张江高科技园区祖冲之路1399号
优先权:
专利代理机构: 上海思微知识产权代理事务所(普通合伙) 31237 代理人: 郑玮
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法律状态
申请(专利)号:

CN201010172659.7

授权太阳城集团号:

太阳城集团101866922B|||||||||

法律状态太阳城集团日:

2015.01.07|||2014.06.11|||2012.10.03|||2010.10.20

法律状态类型:

授权|||专利申请权、专利权的转移|||实质审查的生效|||公开

摘要

本发明提供一种用于ESD保护的GGNMOS器件,包括:衬底,位于所述衬底上的P阱区,在所述P阱区中设有的若干漏极区,在所述P阱区表面、所述漏极区两侧设有的栅极区,在所述P阱区、所述栅极区的另一侧设有的源极区,在所述源极区之间设有的P型掺杂区,在所述源极区下方、紧挨所述源极区处设有的N阱区。所述用于ESD保护的GGNMOS器件既能解决非一致触发问题,又能解决泄漏通道中电阻降低、触发电压升高,静电电流不易泄漏的问题。

权利要求书

1.一种用于ESD保护的GGNMOS器件,其特征在于,包括:衬底,位于所述衬底上的P阱区,在所述P阱区中设有的若干漏极区,在所述P阱区表面、所述漏极区的两侧设有的栅极区,在所述P阱区中、所述栅极区的另一侧设有的源极区,在所述源极区之间设有的P型掺杂区,在所述源极区的下方、紧挨所述源极区设有的N阱区。2.如权利要求1所述的用于ESD保护的GGNMOS器件,其特征在于,所述漏极区与ESD输入端电性相连,所述源极区、所述栅极区和所述P型掺杂区接地。3.如权利要求1所述的用于ESD保护的GGNMOS器件,其特征在于,在所述GGNMOS器件边缘、所述N阱中还设有STI结构。4.如权利要求1所述的用于ESD保护的GGNMOS器件,其特征在于,所述P阱区的掺杂浓度为1012/cm2~1013/cm2。5.如权利要求1所述的用于ESD保护的GGNMOS器件,其特征在于,所述N阱区的掺杂浓度为1012/cm2~1013/cm2。6.如权利要求1所述的用于ESD保护的GGNMOS器件,其特征在于,所述P型掺杂区的浓度为1012/cm2~1013/cm2。7.如权利要求1所述的用于ESD保护的GGNMOS器件,其特征在于,所述N阱区的深度等于所述源极区的深度。8.如权利要求1所述的用于ESD保护的GGNMOS器件,其特征在于,所述N阱区的宽度等于所述源极区的宽度。9.如权利要求1所述的用于ESD保护的GGNMOS器件,其特征在于,所述P阱区的深度等于所述N阱区与所述源极区深度之和。10.如权利要求1所述的用于ESD保护的GGNMOS器件,其特征在于,所述P型掺杂区的宽度为满足工艺要求的最小宽度。

说明书

一种用于ESD保护电路的GGNMOS器件

技术领域

太阳城集团本发明涉及ESD保护电路,尤其涉及一种用于ESD保护电路的GGNMOS器件。

背景技术

在集成电路IC芯片制造和最终应用系统中,随着超大规模集成电路工艺技术的不断提高,目前CMOS集成电路已经进入了超深亚微米阶段,MOS器件的尺寸不断缩小,栅氧化层厚度越来越薄,其栅耐压能力显著下降,静电放电(Electrostatic Discharge,ESD)对集成电路的危害变得越来越显著。据统计,集成电路失效的产品中有35%是由于ESD问题所引起的。因此,对集成电路进行ESD保护设计也变得尤为重要。

ESD保护电路是为芯片电路提供静电电流的放电路径,以避免静电将内部电路击穿。由于静电一般来自外界,例如人体、机器等,因此ESD保护电路通常在芯片的压焊盘(PAD)的周围。输出压焊盘一般与驱动电路相连,即与大尺寸的PMOS和NMOS管的漏极区相连,因此这类器件本身可以用于ESD保护放电,一般情况下为了保险,输出端也加ESD保护电路;而输入压焊盘一般连接到MOS管的栅极区上,因此在芯片的输入端,必须加ESD保护电路。另外,在芯片的电源(Udd)和地(Uss)端口上也要加ESD保护电路,以保证ESD电流可以从Udd安全地释放到Uss。

太阳城集团当使用器件对集成电路进行ESD保护时,常用的器件为栅极区接地NMOS管(GGNMOS)、GDPMOS(栅极区接VDD电源的P型MOS管)和SCR(可控硅)等等。由于GGNMOS与集成电路CMOS工艺很好的兼容性,GGNMOS得到了广泛的应用。

图1为现有技术中一种用于ESD保护电路的GGNMOS器件,如图1所示,包括:衬底1a,位于所述衬底上的P阱区2a,在所述P阱区2a中设有的若干漏极区7a,在所述漏极区7a的两侧以及所述P阱区2a的表面设有的栅极区6a,在所述栅极区6a的另一侧以及所述P阱区2a中设有的源极区4a,位于边缘的所述源极区4a外侧设有的STI(浅沟槽隔离)3a以及位于STI外侧的P型掺杂区5a。所述漏极区7a与ESD输入端8a电性相连,所述源极区4a和所述栅极区6a接地,所述P型掺杂区5a接地。所述漏极区7a与ESD输入端8a电性相连,所述源极区4a、所述栅极区6a和所述P型掺杂区5a接地。

当ESD来临时,电流通过ESD输入端8a流入所述漏极区7a,所述电流通过所述P阱区2a流过所述P型掺杂区5a,则此时在所述P阱区2a产生电压差,当电压差超过阈值电压时,就形成NPN三极管导通的状态(所述源极区4a相当于发射极区,所述栅极区6a于基区,所述漏极区7a于集电极区),此时电流就从所述漏极区7a流入所述栅极区6a,最后流过所述源极区4a流出,放走ESD,这样避免了静电损坏电路。

太阳城集团从图1中可以看到,这种GGNMOS结构采用多指条晶体管,其结构相当于多个单指条的NMOS并联在一起,增加了ESD保护的面积。然而,这种GGNMOS结构会引起非一致触发问题:位于中间的单指条NMOS的漏区距离所述P型掺杂区比周围的单指条NMOS的到所述P型掺杂区的距离大,中间的单指条NMOS的泄漏通道中的寄生电阻比周围的单指条NMOS的泄漏通道中的寄生电阻大,或者由于工艺不平整性或衬底电阻大小不一,导致当ESD应力某个或某几个指条NMOS先导通,导致静电电流只能从该指条泄放,其他指条形同虚设;甚至ESD流过每个指条的电流不均匀,因而降低了多指条晶体管的ESD保护电路性能。甚至造成ESD保护的损坏。

图2为现有技术中另一种用于ESD保护的GGNMOS器件,如图2所示,包括:衬底1b,位于所述衬底上的P阱区2b,在所述P阱区2b中设有的若干漏极区7b,在所述漏极区7b的两侧以及所述P阱区2b的表面设有的栅极区6b,在所述栅极区6b的另一侧以及所述P阱区2b中设有的源极区4b,位于所述源极区之间的P型掺杂区5b,以及位于边缘的所述源极区4b外侧设有的STI(浅沟槽隔离)3b。所述漏极区与ESD输入端电性相连,所述源极区和所述栅极区接地,所述P型掺杂区5b接地。从图中可以看到,同样采用多指条晶体管结构,但这种GGNMOS结构P掺杂区插入所有源极区端之间,使每个单指条NMOS的泄漏通道的泄漏电阻相同,这种结构能够解决非一致触发问题,但是大大降低了在P阱区的泄漏通道的长度,减小了泄漏通道中的寄生电阻,进而降低了P阱区中的电压差值,则只有更大的静电流入时才能达到阈值电压,才能进而导通、泄漏掉静电,因此,这又造成触发电压的大大提高,静电电流不易泄漏的问题。

综上所述,需要提供一种用于ESD保护的GGNMOS器件既能解决非一致触发问题,又能解决泄漏通道中电阻降低、触发电压升高的问题。

发明内容

本发明要解决现有技术中用于ESD保护的GGNMOS器件的非一致触发问题,和解决泄漏通道中电阻降低、触发电压升高、静电电流不易泄漏的问题。

为解决上述问题,本发明提供一种用于ESD保护的GGNMOS器件,包括:衬底,位于所述衬底上的P阱区,在所述P阱区中设有的若干漏极区,在所述漏极区的两侧以及所述P阱区的表面设有的栅极区,在所述栅极区的另一侧以及所述P阱区中设有的源极区,在所述源极区之间设有的P型掺杂区,在所述源极区的下方,紧挨所述源极区处设有的N阱区。

进一步的,所述漏极区与ESD输入端电性相连,所述源极区、所述栅极区接地和所述P型掺杂区接地。

进一步的,在所述GGNMOS器件边缘、所述N阱中还设有STI结构。

太阳城集团进一步的,所述P阱区的掺杂浓度为1012/cm2~1013/cm2。

太阳城集团进一步的,所述N阱区的掺杂浓度为1012/cm2~1013/cm2。

太阳城集团进一步的,所述P型掺杂区的浓度为1012/cm2~1013/cm2。

优选的,所述N阱区的深度等于所述源极区的深度。

优选的,所述N阱区的宽度等于所述源极区的宽度。

进一步的,所述P阱区的深度等于所述N阱区与源极区深度之和。

太阳城集团优选的,所述P型掺杂区的宽度为满足工艺要求的最小宽度。

附图说明

图1为现有技术中一种用于ESD保护电路的GGNMOS器件。

图2为现有技术中另一种用于ESD保护的GGNMOS器件。

图3为本发明中的一种用于ESD保护的GGNMOS器件。

具体实施方式

为使本发明的内容更加清楚易懂,以下结合说明书附图,对本发明新型的内容作进一步说明。当然本发明并不局限于该具体实施例,本领域内的普通及说人员所熟知的一般替换也涵盖在本发明的保护范围内。

其次,本发明利用示意图进行了详细的表述,在详述本发明实例时,为了便于说明,示意图不依照一般比例局部放大,不应以此作为对本发明的限定。

本发明的中心思想是,在所述源极区之间设置P型掺杂区可以解决一致性问题,同时在所述源极区的正下方,紧挨源极区的位置处设置N阱区,提高泄漏通道中的电阻,从而解决触发电压升高的问题。

本发明提出一种用于ESD保护的GGNMOS器件,包括:衬底1,位于所述衬底1上的P阱区2,在所述P阱区2中设有的若干漏极区7,在所述漏极区7的两侧以及所述P阱区2的表面设有的栅极区6,在所述栅极区6的另一侧以及所述P阱区2中设有的源极区4,在所述源极区4之间设有的P型掺杂区5,在所述源极区4的下方,紧挨所述源极区4处设有的N阱区9。

进一步的,所述漏极区7与ESD输入端8电性相连,所述源极区4、所述栅极区6接地和所述P型掺杂区5接地。

在本实施例中,所述P阱区1为硼掺杂,掺杂浓度为1012/cm2~1013/cm2;所述N阱区9为磷掺杂,掺杂浓度为1012/cm2~1013/cm2,所述P型掺杂区5为硼掺杂,掺杂浓度为1012/cm2~1013/cm2。采用上述掺杂浓度,符合工艺要求,能够有效提高泄漏通道的寄生电阻。

太阳城集团优选的,所述N阱区9的深度等于所述源极区4的深度。

优选的,所述N阱区9的宽度等于所述源极区4的宽度。

进一步的,所述P阱区1的深度等于所述N阱区9与所述源极区4深度之和。

优选的,所述P型掺杂区5的宽度为满足工艺要求的最小宽度。上述掺杂区的宽度和深度是在满足GGNMOS性能的情况下,便于工艺制造。

进一步的。所述GGNMOS器件的有源极区的掺杂浓度,掺杂面积和掺杂厚度随工艺、器件要求改变,其他掺杂区都随器件要求改变,在实施例中不作限定。

太阳城集团综上所述,当ESD来临时,电流通过ESD输入端8流入所述漏极区7,所述电流通过所述P阱区2流过所述P型掺杂区5,由于所述P阱区2中有寄生电阻,则流经电流在所述P阱区2中产生电压差,当电压差超过阈值电压时,就形成NPN三极管导通的状态(所述源极区4相当于发射极区,所述栅极区6于基区,所述漏极区7于集电极区),此时电流就从所述漏极区流入所述栅极区,最后流过所述源极区4流出,放走静电,这样避免了静电损坏电路。在本实用新型中,所述用于ESD保护的GGNMOS器件具有多指条NMOS结构,其结构就相当于多个单指条的NMOS并联在一起,在所述源极区4之间设置P型掺杂区5,使每个单指条NMOS的泄漏通道长度相同,进而可以解决一致性问题;同时在所述源极区4的正下方,紧挨源极区4的位置处设置N阱区9,使电流的泄漏从需要漏极区7绕过所述N阱区9流入到P型掺杂区5,这样增加了泄漏通道的长度,提高泄漏通道的寄生电阻值,进而提高电压差值,从而相对较小静电即可使所述GGNMOS导通,排放静电,从而解决触发电压升高、静电不易泄漏的问题。

虽然本发明已以较佳实施例揭露如上,然其并非用以限定本发明,任何所属技术领域中具有通常知识者,在不脱离本发明的精神和范围内,当可作些许的更动与润饰,因此本发明的保护范围当视权利要求书所界定者为准。

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一种 用于 ESD 保护 电路 GGNMOS 器件
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