太阳城集团

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具有金属栅极的半导体元件及其制作方法.pdf

摘要
申请专利号:

CN201010167912.X

申请日:

2010.04.22

公开号:

太阳城集团CN102237399B

公开日:

2015.01.07

当前法律状态:

授权

有效性:

有权

法律详情: 授权|||实质审查的生效IPC(主分类):H01L 29/49申请日:20100422|||公开
IPC分类号: H01L29/49; H01L29/06; H01L21/8234; H01L21/335 主分类号: H01L29/49
申请人: 联华电子股份有限公司
发明人: 黄光耀; 杨玉如; 廖俊雄; 周珮玉
地址: 中国台湾新竹科学工业园区
优先权:
专利代理机构: 北京市柳沈律师事务所 11105 代理人: 彭久云
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法律状态
申请(专利)号:

CN201010167912.X

授权太阳城集团号:

102237399B||||||

法律状态太阳城集团日:

2015.01.07|||2012.12.26|||2011.11.09

法律状态类型:

授权|||实质审查的生效|||公开

摘要

太阳城集团一种具有金属栅极的半导体元件及其制作方法,该半导体元件包含有半导体基底、形成于该半导体基底上的栅极介电层、以及至少一形成于该栅极介电层上的第一导电型金属栅极。该第一导电型金属栅极还包含有填充金属性层,以及设置于该栅极介电层与该填充金属性层之间的U型金属性层,且该U型金属性层的最高部分低于该填充金属性层。

权利要求书

1.一种具有金属栅极的半导体元件,包含有:
半导体基底;
栅极介电层,形成于该半导体基底上;以及
至少一第一导电型金属栅极,形成于该栅极介电层上,且该第一导电型
金属栅极包含有:
填充金属性层;以及
U型金属性层,设置于该栅极介电层与该填充金属性层之间,且该
U型金属性层的最高部分低于该填充金属性层。
2.如权利要求1所述的半导体元件,还包含内层介电层,且该内层介电
层的表面与该第一导电型金属栅极共平面。
3.如权利要求2所述的半导体元件,其中该U型金属性层的该最高部
分低于该内层介电层。
4.如权利要求1所述的半导体元件,其中该栅极介电层为高介电常数栅
极介电层。
5.如权利要求1所述的半导体元件,其中该填充金属性层为复合金属
层。
6.如权利要求5所述的半导体元件,其中该填充金属性层至少包含第一
金属性层与第二金属性层,且该第一金属性层设置于该第二金属性层与该U
型金属性层之间。
7.如权利要求6所述的半导体元件,其中该第一金属性层选自铝化钛、
铝化锆、铝化钨、铝化钽和铝化铪所组成的群组。
8.如权利要求6所述的半导体元件,其中该第二金属性层选自铝、钛、
钽、钨、铌、钼、铜、氮化钛、碳化钛、氮化钽、钛钨、和钛与氮化钛的复
合金属所组成的群组。
9.如权利要求1所述的半导体元件,其中该第一导电型金属栅极的功函
数介于4.8eV与5.2eV之间。
10.如权利要求9所述的半导体元件,其中该U型金属性层包含氮化钛
或碳化钽。
11.如权利要求1所述的半导体元件,还包含第二导电型金属栅极,且
该第二导电型金属栅极的功函数介于3.9eV与4.3eV之间。
12.如权利要求11所述的半导体元件,其中该第二导电型金属栅极至少
包含该填充金属性层。
13.如权利要求1所述的半导体元件,还包含阻障层,设置于该U型金
属性层与该栅极介电层之间。
14.一种具有金属栅极的半导体元件的制作方法,包含有:
提供半导体基底,该半导体基底表面形成有第一导电型晶体管、第二导
电型晶体管、以及包围该第一导电型晶体管与该第二导电型晶体管的介电
层;
移除该第一导电型晶体管与该第二导电型晶体管的栅极导电层,而于第
一导电型晶体管与该第二导电型晶体管内分别形成第一栅极沟槽与第二栅
极沟槽;
于该第一栅极沟槽与该第二栅极沟槽内形成阻障层;
于该第一栅极沟槽内形成U型金属性层,且该U型金属性层低于该第
一栅极沟槽;以及
于该第一栅极沟槽与该第二栅极沟槽内形成第二金属性层。
15.如权利要求14所述的方法,其中形成该U型金属性层的步骤还包
含于该第一栅极沟槽与该第二栅极沟槽内均依序形成第一金属性层与图案
化第一光致抗蚀剂层,该图案化第一光致抗蚀剂层未填满该第一栅极沟槽与
该第二栅极沟槽,用以定义该U型金属性层。
16.如权利要求15所述的方法,其中形成该U型金属性层的步骤还包
含于形成该图案化第一光致抗蚀剂层之后进行的以下步骤:
于该第二导电型晶体管上形成图案化第二光致抗蚀剂层,且该图案化第
二光致抗蚀剂层暴露出该第一栅极沟槽;
移除该第一栅极沟槽内未被该图案化第一光致抗蚀剂层覆盖的该第一
金属性层,而于该第一栅极沟槽内形成该U型金属性层;
移除该图案化第二光致抗蚀剂层与该图案化第一光致抗蚀剂层;
于该第一导电型晶体管上形成图案化的第三光致抗蚀剂层;以及
移除该第二导电型晶体管上与该第二栅极沟槽内的该第一金属性层。
17.如权利要求15所述的方法,其中形成该U型金属性层的步骤还包
含以下步骤,进行于形成该图案化第一光致抗蚀剂层之后:
移除该第一栅极沟槽与该第二栅极沟槽内未被该图案化第一光致抗蚀
剂层覆盖的该第一金属性层,而于该第一栅极沟槽与该第二栅极沟槽内分别
形成该U型金属性层;
于该第一导电型晶体管上形成图案化第四光致抗蚀剂层;以及
移除该第二栅极沟槽内的该U型金属性层。
18.如权利要求14所述的方法,其中该U型金属性层包含氮化钛或碳
化钽。
19.如权利要求14所述的方法,其中该第二金属性层选自铝化钛、铝化
锆、铝化钨、铝化钽和铝化铪所组成的群组。
20.如权利要求14所述的方法,还包含形成第三金属性层的步骤,进行
于形成该第二金属性层后,且该第三金属性层选自铝、钛、钽、钨、铌、钼、
铜、氮化钛、碳化钛、氮化钽、钛钨、和钛与氮化钛的复合金属所组成的群
组。

说明书

具有金属栅极的半导体元件及其制作方法

技术领域

本发明涉及一种具有金属栅极(metal gate)的半导体元件及其制作方法,
特别是涉及一种实施后栅极(gate last)工艺的具有金属栅极的半导体元件及
其制作方法。

背景技术

在已知半导体产业中,多晶硅广泛地应用于半导体元件如金属氧化物半
导体(metal-oxide-semiconductor,MOS)晶体管中,作为标准的栅极材料选择。
然而,随着MOS晶体管尺寸持续地缩小,传统多晶硅栅极因硼穿透(boron
penetration)效应导致元件效能降低,及难以避免的耗尽效应(depletion effect)
等问题,使得等效的栅极介电层厚度增加、栅极电容值下降,进而导致元件
驱动能力的衰退等困境。因此,半导体业界还尝试新的栅极材料,例如利用
功函数(work function)金属来取代传统的多晶硅栅极,用于作为匹配高介电
常数(High-K)栅极介电层的控制电极。

在互补式金属氧化物半导体(complementary metal-oxide semiconductor,
CMOS)元件中,双功函数金属栅极一方面需与NMOS元件搭配,另一方面
需与PMOS元件搭配,因此使得相关元件的整合技术以及工艺控制更加复
杂,且各材料的厚度与成分控制要求亦更加严苛。双功函数金属栅极的制作
方法可概分为前栅极(gate first)工艺及后栅极(gate last)工艺两大类。其中前栅
极工艺会在形成金属栅极后才进行源极/漏极超浅结面活化回火以及形成金
属硅化物等高热预算工艺,因此使得材料的选择与调整面对较多的挑战。为
避免上述高热预算环境并获得较宽的材料选择,业界提出以后栅极工艺取代
前栅极工艺的方法。

已知后栅极工艺中,先形成虚置栅极(dummy gate)或取代栅极
(replacement gate),并在完成一般MOS晶体管的制作后,将虚置/取代栅极
移除形成栅极凹槽(gate trench),再依电性需求于栅极凹槽内填入不同的金
属。由此可知,后栅极工艺虽可避免源极/漏极超浅结面活化回火以及形成金
属硅化物等高热预算工艺,而具有较宽广的材料选择,但仍面临复杂工艺的
整合性以及栅极凹槽填补能力等可靠度要求。

发明内容

因此,本发明的目的是在于提供一种实施后栅极工艺的具有金属栅极的
半导体元件制作方法。

根据本发明所提供的权利要求,提供一种具有金属栅极的半导体元件,
该半导体元件包含有半导体基底、形成于该半导体基底上的栅极介电层、以
及至少一形成于该栅极介电层上的第一导电型金属栅极。该第一导电型金属
栅极还包含有填充金属性层,以及设置于该栅极介电层与该填充金属性层之
间的U型金属性层,且该U型金属性层的最高部分低于该填充金属性层。

根据本发明所提供的权利要求,另提供一种具有金属栅极的半导体元件
的制作方法。该方法首先提供基底,该基底表面形成有第一导电型晶体管、
第二导电型晶体管、以及包围该第一导电型晶体管与该第二导电型晶体管的
介电层。随后,移除该第一导电型晶体管与该第二导电型晶体管的栅极导电
层,而于第一导电型晶体管与该第二导电型晶体管内分别形成第一栅极沟槽
(gate trench)与第二栅极沟槽。接下来于该第一栅极沟槽与该第二栅极沟槽内
形成阻障层;于该第一栅极沟槽内形成U型金属性层,且该U型金属性层
低于该第一栅极沟槽。最后于该第一栅极沟槽与该第二栅极沟槽内形成第二
金属性层。

根据本发明所提供的具有金属栅极的半导体元件的制作方法,各导电型
晶体管皆是利用后栅极方法制作而成,故此时需要较高热预算的工艺皆已完
成。且由于U型金属性层的设置,除可提供所需的功函数金属,更可使后续
填入栅极沟槽内的填充金属性层享有优选的填补结果,确保半导体元件的可
靠度。

附图说明

图1至图8为本发明所提供的具有金属栅极的半导体元件的制作方法的
第一优选实施例的示意图。

图9至图10为本发明所提供的具有金属栅极的半导体元件的制作方法
的第二优选实施例的示意图。

附图标记说明

100:半导体基底            102:浅沟绝缘

104:栅极介电层            106:栅极导电层

108:图案化硬掩模          110:第一有源区域

112:第二有源区域          120:第一导电型晶体管

122:第二导电型晶体管      130:第一轻掺杂漏极

132:第二轻掺杂漏极        134:间隙壁

140:第一源极/漏极         142:第二源极/漏极

144:金属硅化物            150:接触孔蚀刻停止层

152:内层介电层            160:第一栅极沟槽

162:第二栅极沟槽          170:第一导电型金属栅极

172:第二导电型金属栅极    200:阻障层

210:第一金属性层          212U:型金属性层

220:第二金属性层          230:第三金属性层

300:光致抗蚀剂

302、312、322、332:图案化光致抗蚀剂

具体实施方式

请参阅图1至图8,图1至图8为本发明所提供的具有金属栅极的半导
体元件的制作方法的第一优选实施例的示意图。如图1所示,首先提供半导
体基底100,如硅基底、含硅基底或硅覆绝缘(silicon-on-insulator,SOI)基底
等,半导体基底100表面定义有第一有源区域110与第二有源区域112,且
半导体基底100内形成有多个用以电性隔离第一有源区域110与第二有源区
域112的浅沟绝缘(shallow trench isolation,STI)102。接下来于第一有源区
域110与第二有源区域112内的半导体基底100上分别形成第一导电型晶体
管120与第二导电型晶体管122。在本优选实施例中,第一导电型晶体管120
为P型晶体管;而第二导电型晶体管122则为N型晶体管,但本领域一般技
术人员应知反之亦可。

如图1所示,第一导电型晶体管120与第二导电型晶体管122各包含栅
极介电层104、栅极导电层106(如多晶硅层)与图案化硬掩模108;其中栅
极导电层106作为虚置栅极或取代栅极。在本优选实施例中,栅极介电层104
可为传统的二氧化硅层,亦可为高介电常数(high-K)栅极介电层,而此high-K
栅极介电层可选自氮化硅(SiN)、氮氧化硅(SiON)以及金属氧化物所组成的群
组,其中金属氧化物则包含氧化铪(hafnium oxide,HfO)、硅酸铪氧化合物
(hafnium silicon oxide,HfSiO)、硅酸铪氮氧化合物(hafnium silicon oxynitride,
HfSiON)、氧化铝(aluminum oxide,AlO)、氧化镧(lanthanum oxide,LaO)、
铝酸镧(lanthanum aluminum oxide,LaAlO)、氧化钽(tantalum oxide,TaO)、
氧化锆(zirconium oxide,ZrO)、硅酸锆氧化合物(zirconium silicon oxide,
ZrSiO)、或锆酸铪(hafnium zirconium oxide,HfZrO)等。

请继续参阅图1。第一导电型晶体管120与第二导电型晶体管122分别
包含第一轻掺杂漏极(light doped drain,LDD)130与第二LDD 132、间隙壁
134、第一源极/漏极140与第二源极/漏极142。间隙壁134可为复合膜层结
构,其可包含高温氧化硅层(high temperature oxide,HTO)、SiN、SiO或使
用六氯二硅烷(hexachlorodisilane,Si2Cl6)形成的氮化硅(HCD-SiN)。另外,
在本优选实施例中,亦可利用选择性外延成长(selective epitaxial growth,SEG)
方法来制作第一源极/漏极140与第二源极/漏极142,例如,当第一导电型
晶体管120为P型晶体管,而第二导电型晶体管122为N型晶体管时,可利
用包含有锗化硅(SiGe)的外延层以及包含碳化硅(SiC)的外延层分别制作第
一源极/漏极140与第二源极/漏极142,以利用外延层与栅极通道硅之间的
应力作用改善电性表现。此外,第一源极/漏极140与第二源极/漏极142表
面分别包含有金属硅化物144。在形成第一导电型晶体管120与第二导电型
晶体管122之后,于半导体基底100上依序形成接触孔蚀刻停止层(contact
etch stop layer,CESL)150与内层介电(inter-layer dielectric,ILD)层152。

请参阅图2。接下来利用平坦化工艺,如CMP工艺,用以平坦化ILD
层152与CESL 150,并移除图案化硬掩模108,直至暴露出栅极导电层106。
在平坦化工艺后,则利用蚀刻工艺移除第一导电型晶体管120与第二导电型
晶体管122的栅极导电层106,而于第一导电型晶体管120与第二导电型晶
体管122内分别形成第一栅极沟槽(gate trench)160与第二栅极沟槽162。此
时,第一栅极沟槽160与第二栅极沟槽162的开口与ILD层152的表面共平
面。

在本优选实施例中,栅极介电层104分别暴露于第一栅极沟槽160与第
二栅极沟槽162的底部,但本领域一般技术人员应知,本第一优选实施例所
提供的方法亦不限于在移除栅极导电层106后,还通过蚀刻工艺移除栅极介
电层104。之后,再于第一栅极沟槽160与第二栅极沟槽162的底部重新形
成high-K栅极介电层,以取代传统的二氧化硅层或氮氧化硅层作为栅极介
电层,有效降低物理极限厚度。并期在相同的EOT下,有效降低漏电流并
达成等效电容以控制通道开关。

请参阅图3。接下来,在第一栅极沟槽160与第二栅极沟槽162内依序
形成阻障层(barrier layer)200与第一金属性层210。第一金属性层210可为
满足P型晶体管所需功函数要求的金属,如氮化钛(titanium nitride,TiN)或
碳化钽(tantalum carbide,TaC)。然而值得注意的是,由于第一导电型晶体管
120为P型晶体管,而其金属栅极的功函数介于4.8eV与5.2eV之间,因此
本优选实施例所提供的第一金属性层210亦不限于任何适合的金属材料。而
阻障层200则为蚀刻率异于第一金属性层210的膜层,如氮化钽(tantalum
nitride,TaN)。待上述膜层形成后,即于半导体基底100上再形成填洞能力
良好的牺牲层,如抗反射底层(bottom anti-reflective coating,BARC layer)、
旋涂式玻璃(spin-on glass,SOG)、或光致抗蚀剂300,且光致抗蚀剂300如
图3所示填满第一栅极沟槽160与第二栅极沟槽162。

请参阅图4。接下来回蚀刻光致抗蚀剂300等牺牲层,而形成图案化光
致抗蚀剂302。回蚀刻后的图案化光致抗蚀剂302并未填满第一栅极沟槽160
与第二栅极沟槽162,但须完整覆盖并保护第一栅极沟槽160与第二栅极沟
槽162的底部;也就是说,其高度并未超过第一栅极沟槽160与第二栅极沟
槽162的开口。值得注意的是,本优选实施例所提供的图案化光致抗蚀剂302
如图4所示,用以定义所欲获得的U型金属性层所形成的位置及高度。

请参阅图5。在形成图案化光致抗蚀剂302之后,于半导体基底100上
形成另一光致抗蚀剂(图未示),并利用光刻工艺图案化该光致抗蚀剂,而
于第二有源区域112内形成如图5所示的图案化光致抗蚀剂312。换句话说,
图案化光致抗蚀剂312形成于第二导电型晶体管122上,且暴露出第一有源
区域110内的第一栅极沟槽160。另外,本领域一般技术人员应知在形成图
案化光致抗蚀剂312之前,可对图案化光致抗蚀剂302进行烘烤(bake)步骤;
或使用两种蚀刻率不同的光致抗蚀剂材料分别形成图案化光致抗蚀剂302与
图案化光致抗蚀剂312,使形成图案化光致抗蚀剂312的光刻工艺不致影响
到图案化光致抗蚀剂302。

请继续参阅图5。随后进行蚀刻工艺,移除第一有源区域110,即第一
导电型晶体管120上的部分第一金属性层210。值得注意的是,第一栅极沟
槽160内部分的第一金属性层210由图案化光致抗蚀剂302所保护,因此在
蚀刻工艺后,于第一栅极沟槽160内形成U型金属性层212。且如图5所示,
U型金属性层212的任一U型最高部分低于第一栅极沟槽160的开口。另外,
由于ILD层152的表面与第一栅极沟槽160及第二栅极沟槽162的开口共平
面,因此U型金属性层212的任一U型最高部分亦可视为低于ILD层152。

请参阅图6。接下来,依序移除图案化光致抗蚀剂312以及第一栅极沟
槽160与第二栅极沟槽162内的图案化光致抗蚀剂302。之后,于第一有源
区域110,即于第一导电型晶体管120上再形成图案化光致抗蚀剂322。如
图6所示,图案化光致抗蚀剂322暴露出第二有源区域112。随后进行蚀刻
工艺,移除第二有源区域112内,详细地说,移除第二导电型晶体管122上
与第二栅极沟槽162内的第一金属性层210。另外值得注意的是,由于阻障
层200的存在,在移除第一金属性层210的蚀刻工艺中,第二栅极沟槽162
底部的栅极介电层104受到阻障层200的保护而不致受到损害。

请参阅图7。接下来,移除图案化光致抗蚀剂322,之后于半导体基底
100上依序形成第二金属性层220与第三金属性层230,且第三金属性层230
填满第一栅极沟槽160与第二栅极沟槽162。此外,亦可依产品特性与工艺
所需,在形成第二金属性层220与第三金属性层230之前先行移除阻障层
200。

请参阅图8。在形成第二金属性层220与第三金属性层230以填满第一
栅极沟槽160与第二栅极沟槽162后,可进行另一平坦化工艺,用以移除多
余的第三金属性层230、第二金属性层220与阻障层200,而获得约略平坦
的表面,并完成第一导电型金属栅极170与第二导电型金属栅极172的制作。
且平坦化工艺之后,ILD层152的表面与第一导电型金属栅极170与第二导
电型金属栅极172的顶部表面共平面。上述平坦化工艺为该本领域一般技术
人员所知,故于此不再赘述。

请仍然参阅图8。如前所述,本优选实施例中第一导电型晶体管120为
P型晶体管;而第二导电型晶体管122则为N型晶体管。故在第一导电型金
属栅极172中,U型金属性层212用以调节功函数,使第一导电型金属栅极
170的功函数介于4.8电子伏特(eV)与5.2eV之间。由于U型金属性层212
用以满足第一导电型金属栅极170的功函数要求,因此对第一导电型金属栅
极170来说,第二金属性层220与第三金属性层230可视为复合型态的填充
金属性层。值得注意的是,由于U型金属性层212的形状特征,第一栅极沟
槽160的上半部开口可维持原来大小,并有效降低第一栅极沟槽160的深宽
比(aspect ratio),故第二金属性层220与第三金属性层230可顺利填入,得以
避免填补第一栅极沟槽160时发生缝隙(seam),确保第一导电型金属栅极170
的可靠度。

另外,由于覆盖第一栅极沟槽160底部的部分U型金属性层212对于功
函数的影响大于与覆盖第一栅极沟槽160侧壁的部分U型金属性层212,因
此图案化光致抗蚀剂302还可选自蚀刻率与第一金属性层210约略相同的光
致抗蚀剂材料,或其他合适的牺牲材料。据此,图案化光致抗蚀剂302与覆
盖第一栅极沟槽160侧壁的部分第一金属性层210可能在蚀刻工艺中一并消
耗,并以不伤害覆盖第一栅极沟槽160底部的第一金属性层210为蚀刻工艺
控制考量,降低U型金属性层212的最高点与最低点高度差异,故可获得较
扁平的U型金属性层212,使得后续形成的第二金属性层220与第三金属性
层230更易填入第一栅极沟槽160。

请继续参阅图8。第二金属性层220选自铝化钛(TiAl)、铝化锆(ZrAl)、
铝化钨(WAl)、铝化钽(TaAl)和铝化铪(HfAl)所组成的群组。第三金属性层230
则选自铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)、氮化钛(TiN)、
碳化钛(TiC)、氮化钽(TaN)、钛钨(Ti/W)、和钛与氮化钛(Ti/TiN)等复合金属
所组成的群组,此外第三金属性层230亦可为复合金属层。因此,在第二导
电型金属栅极172中,第二金属性层220用以调节功函数,使第二导电型金
属栅极172的功函数介于3.9eV与4.3eV之间。由于第二金属性层220用
以满足第二导电型金属栅极172的功函数要求,因此对第二导电型金属栅极
172来说,第三金属性层230即作为其填充金属性层。

接下来请参阅图9至图10,图9至图10为本发明所提供的具有金属栅
极的半导体元件的制作方法的第二优选实施例的示意图。由于第二优选实施
例中,形成第一导电型晶体管120与第二导电型晶体管122、形成第一栅极
沟槽160与第二栅极沟槽162、形成阻障层200与第一金属性层210、以及
形成图案化光致抗蚀剂302的步骤与第一优选实施例相同,因此这些步骤及
相同的元件可参阅上述所披露以及图1至图4所绘示,而不再赘述。

请参阅图4与图9。在第一栅极沟槽160与第二栅极沟槽162形成图案
化光致抗蚀剂302之后,直接进行蚀刻工艺,以移除第一栅极沟槽160与第
二栅极沟槽162内未被图案化光致抗蚀剂层302覆盖的第一金属性层210,
而于第一栅极沟槽160与第二栅极沟槽162内分别形成如图9所示的U型金
属性层212。由于阻障层200与第一金属性层210的蚀刻率差异,上述蚀刻
工艺可准确停止在阻障层200处,不致于伤害到ILD层152以及第一栅极沟
槽160与第二栅极沟槽162的侧壁。

请参阅图10。接下来,于第一有源区域110,即第一导电型晶体管120
上形成图案化光致抗蚀剂层332。如图10所示,图案化光致抗蚀剂层332
暴露出第二有源区域112。随后进行蚀刻工艺,移除第二有源区域112内,
尤其是第二栅极沟槽162内的U型金属性层212。如前所述,由于阻障层200
的存在,因此在移除U型金属性层212的蚀刻工艺中,第二栅极沟槽162
底部的栅极介电层104受到阻障层200的保护而不致受到损害。同样地,可
使用两种蚀刻率不同的光致抗蚀剂材料分别形成图案化光致抗蚀剂302与图
案化光致抗蚀剂332,或控制图案化光致抗蚀剂332与图案化光致抗蚀剂302
的厚度比例,使蚀刻第二有源区域112,尤其是移除第二栅极沟槽162内的
图案化光致抗蚀剂302与U型金属性层212时,不影响第一有源区域110
内的所有元件(element)。

进行上述蚀刻工艺之后,依序进行移除图案化光致抗蚀剂322与第一栅
极沟槽160内的图案化光致抗蚀剂层302、形成第二金属性层220与第三金
属性层230、以及平坦化工艺,而完成第一导电型金属栅极170与第二导电
型金属栅极172的制作。由于上述步骤亦与第一优选实施例相同,因此这些
步骤及相同的元件可参阅第一优选实施例所披露以及图7至图8所绘示者,
而不再赘述。

本第二优选实施例与第一优选实施例的差异在于利用阻障层200与第一
金属性层210的蚀刻率差异,可于形成图案化光致抗蚀剂层302后直接进行
蚀刻工艺,而于第一栅极沟槽160内形成所欲获得的U型金属性层212,故
可更省去形成光致抗蚀剂与光刻工艺等步骤的实施,更收节省成本之效。

此外,虽然第一优选实施例与第二优选实施例中栅极导电层106同时移
除,但本领域一般技术人员应知本发明所提供的方法亦不限于先后移除第一
导电型晶体管120或第二导电型晶体管122的栅极导电层106。

综上所述,根据本发明所提供的具有金属栅极的半导体元件的制作方
法,各导电型晶体管皆是利用后栅极方法制作而成,故此时需要较高热预算
的工艺皆已完成。且由于U型金属性层的设置,除可提供所需的功函数金属
外,更可使后续填入栅极沟槽内的填充金属性层享有优选的填补结果,确保
半导体元件的可靠度。

以上所述仅为本发明的优选实施例,凡依本发明权利要求所做的等同变
化与修饰,皆应属本发明的涵盖范围。

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具有 金属 栅极 半导体 元件 及其 制作方法
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