太阳城集团

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包含应力松弛间隙以提升芯片封装交互作用的稳定性的半导体设备.pdf

摘要
申请专利号:

CN200980133562.0

申请日:

2009.08.28

公开号:

太阳城集团CN102132406B

公开日:

2015.01.07

当前法律状态:

授权

有效性:

有权

法律详情: 授权|||实质审查的生效IPC(主分类):H01L 23/58申请日:20090828|||公开
IPC分类号: H01L23/58; H01L21/768; H01L23/522 主分类号: H01L23/58
申请人: 先进微装置公司
发明人: M·格里伯格; M·U·莱尔
地址: 美国加利福尼亚州
优先权: 2008.08.29 DE 102008044984.9; 2009.07.22 US 12/507,348
专利代理机构: 北京戈程知识产权代理有限公司 11314 代理人: 程伟;靳强
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法律状态
申请(专利)号:

CN200980133562.0

授权太阳城集团号:

102132406B||||||

法律状态太阳城集团日:

太阳城集团2015.01.07|||2011.08.31|||2011.07.20

法律状态类型:

太阳城集团授权|||实质审查的生效|||公开

摘要

太阳城集团通过将单个芯片区域分为多个独立子区域(以一个或多个应力松弛区280a、280b为基础分为200a、200b、200c)可降低在复杂集成电路运行期间该子区域的各区域中的热诱导应力,从而提升包括低k介电材料或超低介电常数(ULK)材料的复杂金属化系统的总体可靠性。因此,与现有技术相比,本发明可结合半导体芯片(200)横向尺寸的增加使用大量堆迭金属化层。

权利要求书

1: 一种半导体设备, 包括 : 多个电路元件, 形成在半导体材料中或半导体材料上方 ; 金属化系统, 形成在该多个电路元件上方, 该金属化系统包括一个或多个金属化层以 及用以连接封装基板的最外接触层 ; 以及 应力松弛区, 至少设在该金属化系统中, 该应力松弛区将该金属化系统至少分为第一 部分和第二部分, 该应力松弛区包括金属导线部分, 其位在该一个或多个金属化层的至少 其中一个中, 用以电性连接该第一部分和该第二部分。
2: 如权利要求 1 所述的半导体设备, 其中, 该应力松弛区延伸至该基板内。
3: 如权利要求 2 所述的半导体, 其中, 该应力松弛区延伸穿过该基板。
4: 如权利要求 1 所述的半导体, 其中, 该应力松弛区包括填充材料, 其热膨胀系数不同 于该半导体材料的热膨胀系数。
5: 如权利要求 1 所述的半导体设备, 其中, 该填充材料的热膨胀系数大体等于该封装 基板的热膨胀系数。
6: 如权利要求 1 所述的半导体设备, 其中, 该应力松弛区至少将该金属化系统划分为 三个部分或更多个部分, 其中, 该三个部分或更多个部分的至少其中一些部分通过该一个 或多个金属化层的一条或多条金属导线电性连接。
7: 如权利要求 1 所述的半导体设备, 还包括通过凸块结构连接该最外接触层的该封装 基板。
8: 如权利要求 1 所述的半导体设备, 其中, 该一个或多个金属化层的至少其中一个包 括介电材料, 其介电常数约为 3.0 或以下。
9: 如权利要求 1 所述的半导体设备, 其中, 该应力松弛区的宽度在约 1μm 至 50μm 的 范围内。
10: 如权利要求 1 所述的半导体设备, 其中, 该金属导线部分代表非线性导线部分。
11: 如权利要求 1 所述的半导体设备, 其中, 所述电路元件的至少其中一些的关键尺寸 约为 50 纳米或以下。
12: 一种半导体设备, 包括 : 多个晶体管元件, 形成在半导体材料中或半导体材料上方 ; 多个堆迭金属化层, 所述金属化层的至少其中一层包括金属导线, 其形成在低 k 介电 材料中 ; 以及 膨胀间隙, 延伸穿过该多个堆迭金属化层的各层, 该膨胀间隙延伸至该半导体材料中。
13: 如权利要求 12 所述的半导体设备, 还包括金属导线部分, 其延伸穿过位在所述金 属化层的至少其中一些中的该膨胀间隙。
14: 如权利要求 13 所述的半导体设备, 其中, 该金属导线部分为非线性, 以适应该膨胀 间隙的宽度变化。
15: 如权利要求 12 所述的半导体设备, 其中, 该膨胀间隙包括填充材料, 其热膨胀系数 不同于该基板的热膨胀系数。
16: 如权利要求 15 所述的半导体设备, 其中, 该填充材料为有机材料。
17: 如权利要求 12 所述的半导体设备, 其中, 该膨胀间隙延伸穿过该基板。
18: 如权利要求 12 所述的半导体设备, 其中, 该多个晶体管元件的至少其中一些的最 2 小关键设计尺寸约为 50 纳米或以下。
19: 一种半导体设备的形成方法, 该方法包括 : 在包括多个晶体管元件的半导体层上方形成一个或多个金属化层 ; 以及 形成至少一沟道延伸穿过该一个或多个金属化层的至少其中一个, 该沟道将该一个或 多个金属化层的该至少其中一个分为第一部分和第二部分。
20: 如权利要求 19 所述的方法, 其中, 形成该一个或多个金属化层包括提供非线性金 属导线部分, 其位在该一个或多个金属化层的该至少其中一个中, 且其中, 该非线性金属导 线部分延伸穿过该沟道。
21: 如权利要求 20 所述的方法, 还包括使用填充材料填充该沟道, 该填充材料的热膨 胀系数不同于该基板的热膨胀系数。
22: 如权利要求 20 所述的方法, 其中, 所形成的该沟道延伸穿过该一个或多个金属化 层的各层。
23: 如权利要求 22 所述的方法, 其中, 在形成该一个或多个金属化层的最后一层之后 形成该沟道。
24: 如权利要求 22 所述的方法, 其中, 所形成的该沟道延伸至基板中, 该半导体层形成 在该基板上。
25: 如权利要求 22 所述的半导体设备, 还包括在该多个晶体管元件中识别第一功能组 和第二功能组, 其中, 该第一功能组通过该第一部分电性连接, 而该第二功能组通过该第二 部分电性连接。

说明书


包含应力松弛间隙以提升芯片封装交互作用的稳定性的半 导体设备

    技术领域 一般而言, 本发明涉及集成电路的制造, 且尤其涉及用以降低因芯片与封装之间 的热失配 (thermal mismatch) 引起的芯片 - 封装交互作用 (interaction) 的技术。
     背景技术 半导体设备通常形成在大体呈圆盘形并由任意适当材料制成的基板上。 在目前情 况下以及可预见的未来, 包含高度复杂电子电路的大多数半导体设备都将以硅为基础进行 制造, 从而使硅基板以及含硅基板, 例如绝缘体上硅 (silicon on insulator ; SOI) 基板, 成为形成如微处理器、 SRAM、 ASIC( 专用集成电路 ; application specific IC)、 片上系统 (system on chip ; SoC) 等半导体设备的可行基础材料。各集成电路呈阵列式排列在晶片 (wafer) 上, 其中, 除光刻 (photolithography) 工艺、 测试 (metrology) 工艺以及在基板切 单 (dicing) 后各独立设备的封装外, 大多数制造步骤针对基板上的全部芯片区同时执行, 所述制造步骤可涉及复杂集成电路中的数百个以上的独立工艺步骤。因此, 经济制约因素 促使半导体生产商不断增加基板尺寸, 以增加用于生产实际半导体设备的可用面积并因此 提高生产良率 (yield)。
     除增加基板面积外, 同样重要的是在给定的基板尺寸下优化基板面积的使用, 以 尽可能将更多的基板面积用于半导体设备和 / 或用于工艺控制的测试结构。为了在给定 的基板尺寸下最大化可用表面积, 电路元件的特征尺寸在不断缩小。由于高度复杂半导 体设备的特征尺寸的持续缩小需求, 结合低 k 介电材料的铜已成为形成所谓互连结构中 频繁使用的替代物, 所述互连结构包括金属导线层 (metal line layer) 和中间通孔层 (intermediate via layer), 包含作为层内连接的金属导线以及作为层间连接的通孔, 其 通常连接独立电路元件, 以提供必要的集成电路功能。多个金属导线层和通孔层通常需 要彼此堆迭以实现在考虑中的电路设计的所有内部电路元件和 I/O( 输入 / 输出 ; input/ output)、 电源以及接地垫之间的连接。
     对于极端规模集成电路, 信号传输延迟不再受例如场效应晶体管等电路元件的限 制, 但由于电路元件密度的增加需要更多数量的电性连接, 因而信号传输延迟受金属导线 接近程度的限制, 因为导线到导线的电容 (line-to-line capacitance) 增加以及因导线横 截面积缩小而导致导线的导电性降低。因此, 将例如二氧化硅 (k > 3.6) 和氮化硅 (k > 5) 等传统介质替换为具有更低介电常数的介电材料, 亦即介电常数为 3 或以下的低 k 介质。 不 过, 低 k 材料的密度和机械稳定性或强度可能大大低于二氧化硅和氮化硅等良好认可的介 质。 因此, 在形成金属化系统期间以及任意后续集成电路制造工艺期间, 生产良率可能取决 于例如低 k 介电层等敏感介电材料的机械特性及其与其他材料的黏附性。
     除所述介电常数为 3.0 或以下的改进介电材料的机械稳定性降低的问题外, 因不 同材料的相应热膨胀的热失配引起的芯片与封装之间的交互作用使得在复杂半导体设备 运行期间, 设备可靠性可受到所述材料的设置的影响。例如, 在复杂集成电路制造期间, 可
     使用接触技术连接封装载体与芯片, 即现有的倒装芯片 (flip chip) 封装技术。在成熟的 引线键合 (wire bonding) 技术中, 可在芯片的最外金属层的周边设置适当的接触垫, 其可 通过通孔连接至该封装的相应终端, 与引线键合技术相反, 在倒装芯片技术中, 可在最外金 属化层上形成凸块结构 (bump structure), 该凸块结构由例如焊锡材料构成, 与该封装的 各接触垫接触。因此, 该凸块材料经回焊 (reflow) 后, 可在最外金属层与该封装载体的接 触垫之间建立可靠的电性和机械连接。这样, 可在该最外金属层的全部芯片区提供大量的 具有降低的接触电阻和寄生电容的电性连接, 从而提供例如 CPU、 存储的存储器等复杂集成 电路所需的 IO( 输入 / 输出 ) 功能。在连接凸块结构与封装载体的相应工艺程序期间, 可 向复合设备施加一定程度的压力和 / 或热量, 以在芯片上的各凸块与封装基板上的凸块或 垫之间建立可靠的连接。不过, 热或机械诱导应力 (induced stress) 还可作用在下层金 属化层, 所述下层金属化层通常可包含低 k 介质或超低 k(ULK) 介电材料, 由于其机械稳定 性以及与其他材料的黏附力低, 因此, 由所述敏感材料脱层 (delamination) 而造成缺陷的 概率大大增加。而且, 由于在复杂集成电路的批量生产 (volume production) 中, 经济制约 因素通常要求封装使用专门的基板材料, 例如有机材料, 与硅芯片相比, 其通常可具有不同 的导热性和热膨胀系数, 因此, 在附着至相应封装基板的半导体设备成品运行期间, 基于硅 的半导体芯片与封装基板的热膨胀行为中的严重失配可导致发生显着的机械应力。因此, 可使该金属化系统过早失效, 后面将参照图 1a 和图 1b 进行详细描述。
     图 1a 示意显示为集成电路 150 的剖视图, 该集成电路 150 包括通过凸块结构 160 与封装基板 170 连接的半导体管芯或芯片 100, 其中, 封装基板 170 大体由有机材料构成, 例 如适当的聚合物材料等。半导体芯片 100 通常可包括基板 101, 例如硅基板或 SOI 基板, 取 决于集成电路 150 的电路布局和性能的整体配置。 另外, 基于硅的半导体层 102 通常可设置 在基板 101 的 “上方” , 其中, 半导体层 102 可包括集成电路 150 的期望功能行为所需的大量 电路元件, 例如晶体管、 电容、 电阻等。 如前所述, 在当前以批量生产技术生产的复杂半导体 设备中, 电路元件的关键尺寸的不断缩小可使得晶体管的关键尺寸达 50nm 甚至更小量级。 而且, 半导体芯片 100 可包括金属化系统 110, 其在改进设备中可包括多个金属化层, 亦即, 多个设备层, 其中, 金属导线和通孔可嵌入在适当的介电材料中。如上所述, 在各种金属化 层中所使用的该相应介电材料的至少其中部分可由降低机械稳定性的材料构成, 以使相邻 金属导线的寄生电容尽可能低。如前所述, 该凸块结构 160 的至少其中部分可作为金属化 系统 110 的一部分而提供, 其中, 由例如焊锡材料构成的相应凸块可设在系统 110 的最外金 属化层上。另一方面, 封装基板 107 可包括具有适当位置和适当尺寸的接触垫 ( 未图示 ), 其可与相应凸块接触, 以在施加热量和 / 或机械压力后建立机械和电性连接。另外, 封装基 板 170 可包括任意适当的导线, 以连接凸块结构 160 的凸块和相应终端, 从而可建立与例如 印刷电路板等其他周边部件的电性接口。出于方便, 在封装基板 170 中的任何这样的导线 未图示。
     在集成电路 150 运行期间, 形成在半导体层 102 中或形成在半导体层 102 上方的 电路元件可在半导体芯片 100 内部产生热量, 该热量可例如通过金属化系统 110 和凸块结 构 160 和 / 或基板 101 散发, 这取决于基板 101 的总体导热性。例如, SOI 基板的散热能力 可远低于纯硅基板, 因为隔离半导体层 102 与剩余基板材料的绝缘氧化埋层的降低的导热 性。 这样, 主要的散热路径可表示为凸块结构 160 和封装基板 107。 因此, 在半导体芯片 100以及封装基板 170 中可产生稍高的平均温度, 其中, 如前所述, 该两部件之间的热膨胀系数 失配可引起显着机械应力。 如箭头 103 和 173 所示, 封装基板 170 的热膨胀大于半导体芯片 100, 其中, 相应的失配可因此导致显着的热应力, 尤其是在半导体芯片 100 与封装基板 170 之间的 “接口” 处, 亦即, 在集成电路 150 运行期间, 尤其凸块结构 160 和金属化系统 110 可 遭受因热失配而引起的显着剪切力 (sheer force)。复杂介电材料的降低机械稳定性和降 低黏附性可导致产生相应缺陷, 从而可影响集成电路 150 的总体可靠性。
     图 1b 示意显示为在集成电路 150 运行时, 通常情况下, 金属化系统 110 的部分放 大视图。如图所示, 金属化系统 110 可包括多个金属化层, 其中, 出于方便, 图中显示两个 金属化层 120 和 130。例如, 金属化层 120 可包括介电材料 121, 其中可嵌入有相应的金属 导线 122 和通孔 123。类似地, 金属化层 130 可包括介电材料 131 以及金属导线 132 和通 孔 133。另外, 金属化层 120、 130 通常可分别包括蚀刻阻挡 / 覆盖层 (etch stop/capping layer)124、 134, 其可方便地由具有蚀刻阻挡能力、 封闭铜等期望特性的适当材料的形式构 成。而且, 如前所述, 在金属化系统 110 的所述金属化层的至少其中一些中可包括低 k 介电 材料或 ULK 材料形式的敏感介电材料, 其与例如氮化硅、 碳化硅、 含氮碳化硅等经常作为蚀 刻阻挡 / 覆盖层 124、 134 的其他介质相比, 具有显著降低机械稳定性。因此, 在集成电路运 行期间, 如箭头 103、 173( 参照图 1a) 所示的热膨胀的不同行为引起的显着机械应力可被传 递至金属化层 120、 130 中, 如 103a 所示。因此, 机械应力 103a 还可作用在介电材料 131 和 121 中, 导致诱导有些明显的应变状态, 从而可导致生成缺陷 121a、 131a, 最终由于与例如 二氧化硅等传统介电材料相比, ULK 介电材料的黏附性降低, 例如由于材料 121、 131 与蚀刻 阻挡 / 覆盖层 124、 134 的黏附性降低而与下层材料 124、 134 分别形成一定程度的脱层。因 此, 该脱层可最终导致金属化系统 110 过早失效, 从而降低集成电路 150 的总体可靠性 ( 参 照图 1a)。
     在进一步降低相应金属间介质的介电常数的同时增加相应芯片区域的尺寸以进 一步提升集成电路的总体功能的改进工艺技术中, 复杂金属化系统的降低的可靠性问题被 进一步恶化。 另一方面, 总体电路布局的复杂性的增加还可要求增加堆迭金属化层的数量, 如前所述, 其可能额外导致机械稳定性降低, 从而进一步降低复杂集成电路的可靠性。而 且, 提供凸块结构 160( 参照图 1a) 可使封装基板与半导体芯片之间产生稍紧的机械耦接 (mechanical coupling), 从而可 “有效” 地将最终的机械应力传递至位在凸块结构 160 下 方的金属化层, 从而使得弱部件, 例如低 k 介电材料, 不得不适应显着机械应力, 该显着机 械应力可能周期性发生, 尤其是当集成电路 150 运行期间使用循环运行模式时。
     因此, 在涉及包含复杂介电材料的性能驱动的金属化系统的传统方法中, 必须将 半导体芯片的总体尺寸限制在适当的尺寸, 以将总体机械应力分量保持在可接受的程度。 在其他情况下, 可限制金属化层的数目, 从而还限制封装密度和 / 或电路布局的复杂性。在 其他传统方法中, 可使用不太复杂的介电材料以提升总体机械稳定性, 由此牺牲了集成电 路的性能。
     针对上述情况, 本发明涉及技术及半导体设备, 可提升复杂半导体设备的金属化 系统的可靠性, 并避免或至少降低上述一个或多个问题所造成的影响。发明内容
     一般而言, 本发明涉及技术和半导体设备, 以可提升复杂金属化系统的可靠性, 并 提供包含复杂介电材料的期望数量的金属化层。为此目的, 可将单个芯片区域 “分为” 两 个部分或更多个部分, 将所述部分在一定程度上机械去耦, 以使任意应力分量可作用在所 述具有适当尺寸的两个部分或更多个部分, 从而适应当前的机械应力条件, 同时提供必要 的可靠性。在这里揭露的某些实施方式中, 可通过提供应力松弛区 (stress relaxation region) 或 “膨胀” 间隙将单个芯片区域划分为机械交互作用降低的两个或更多个部分, 并 仍保持各部分之间的电性连接。该应力松弛区或 “膨胀” 间隙可延伸穿过一个或多个金属 化层, 甚至在某些实施例中, 延伸进入或穿过该半导体芯片的基板。与该半导体设备相比, 该应力松驰区可例如在热膨胀、 弹性等方面具有不同的特性, 从而在例如以相对该半导体 芯片具有热失配的封装基板为基础的该半导体设备运行期间和 / 或例如封装以及连接凸 块结构与封装基板等特定制造阶段中可实现相应的 “去耦 (decoupling)” , 从而降低可在传 统方法中导致可靠性显着降低的缺陷生成的概率。因此, 本发明可保持在考虑中的期望程 度的电性性能和 / 或电路布局复杂性, 并以单个半导体芯片的至少两个部分的机械去耦为 基础提升可靠性。这里所揭露的一种半导体设备包括基板以及形成在该基板上方的半导体材料。 而 且, 该半导体设备包括形成在该半导体材料中和该半导体材料上方的多个电路元件以及形 成在该多个电路元件上方的金属化系统, 其中, 该金属化系统包括一个或多个金属化层以 及经配置以连接封装基板的最外接触层 (final contact 1ayer)。 另外, 该半导体设备包括 至少设在该金属化系统中的应力松驰区, 其中, 该应力松驰区将该金属化系统至少分为第 一部分和第二部分, 该应力松驰区包括位在该一个或多个金属化层的至少其中一个中的金 属导线部分, 以电性连接该第一部分和该第二部分。
     本发明所揭露的一种进一步的半导体设备包括基板以及形成在该基板上方的半导 体材料中或上方的多个晶体管元件。另外, 提供多个堆迭金属化层, 其中, 该金属化层的至少 其中一层包括形成在低 k 介电材料中的金属导线。最后, 该半导体设备包括延伸穿过该多个 堆迭金属化层的各层的膨胀间隙 (expansion gap), 其中, 该膨胀间隙延伸至该基板内。
     这里所揭露的一种说明的方法涉及半导体设备的形成。该方法包括在包括多个 晶体管元件的半导体层上方形成一个或多个金属化层。此外, 该方法包括形成至少一沟道 (trench) 延伸穿过该一个或多个金属化层的至少其中一个, 其中, 该沟道将该至少一个或 多个金属化层的该至少其中一个分为第一部分和第二部分。
     附图说明
     权利要求书进一步定义本发明的实施例, 并且下面参照附图所作的详细说明将使 本发明实施例变得更加清楚, 其中 :
     图 1a 示意显示为依据传统设计包含通过凸块结构连接的半导体芯片和封装基板 的集成电路的剖视图 ;
     图 1b 示意显示为依据传统工艺技术包含敏感介电材料的半导体芯片的金属化系 统的部分放大视图 ;
     图 2a 和图 2b 示意显示为依据本发明实施例包含各应力松弛区的半导体芯片的顶视图, 其中, 该应力松弛区亦称为膨胀间隙, 其可定义尺寸缩小且彼此之间机械交互作用降 低的各子区域 ;
     图 2c 示意显示为依据本发明实施例的半导体芯片的剖视图, 该半导体芯片包括 应力松弛区或去耦区, 以将该半导体芯片分成尺寸缩小的两个部分或更多个部分, 从而降 低在该金属化系统中形成缺陷的概率 ;
     图 2d 示意显示为依据本发明另一些实施例的该应力松弛区的部分顶视图, 其中, 显示基于非线性配置金属导线电性连接子部分的各种变化 ;
     图 2e 示意显示为依据本发明实施例包括复杂金属化系统的半导体芯片在形成延 伸穿过该金属化系统的沟道的制造阶段期间中的部分剖视图 ;
     图 2f 和图 2g 示意显示为依据本发明另一些实施例以多个步骤形成应力松弛区以 降低相应蚀刻工艺的复杂性的不同制造阶段期间中的半导体设备的剖视图 ; 以及
     图 2h 示意显示为依据本发明另一些实施例的半导体设备的剖视图, 该半导体设 备的膨胀间隙或应力松弛区延伸至该半导体基板内, 其中, 在最终制造阶段通过移除该基 板的背面的材料可增强机械去耦。 具体实施方式 尽管下述详细说明以及附图所示的实施例对本发明作了描述, 应当理解, 下述详 细说明以及附图并非意图将本发明限制在特定揭露的实施例, 所述实施例仅示例本发明的 各种实施方式, 其范围由所附权利要求书定义。
     一般而言, 本发明解决改进半导体设备中金属化系统的降低的可靠性问题, 该问 题起因在特定制造阶段期间中尤其在连接至热膨胀系数与半导体芯片不同的封装基板的 集成电路运行期间施加在该金属化系统的机械应力。为此目的, 这里所揭露的原理意图针 对机械应力 “缩小” 该半导体芯片的有效尺寸, 并针对电性行为保持期望的芯片尺寸增加。 亦即, 可依据期望的复杂的总体电路布局要求选择该芯片尺寸, 其中, 可保留一定量的芯片 面积进行区域设置, 可以 “机械” 地将该芯片区域划分为两个或更多个子区域, 并且仍然保 持该整个芯片区域的电性完整性。 因此, 所述区域, 亦称作膨胀间隙、 应力松弛区、 机械去耦 区等, 可使各该子区域响应机械应力, 该机械应力例如可由热膨胀系数失配引起, 其对于通 过该应力松弛区隔离的相邻子区域的影响显着降低。因此, 可将各子区域的尺寸维持在关 键尺寸以下, 若在该尺寸以上, 则在有关金属化层的数量及其中所使用的介电材料等其他 给定条件下可发生无法接受的可靠性损失。另一方面, 可通过在各该子区域之间适当提供 金属导线而保留整体芯片区域的电性 “一致性 (unity)” , 不过, 该金属导线经配置以承受在 制造程序和 / 或设备运行期间因机械应力和 / 或热条件引起的一定程度的体积缩小或膨 胀。 在某些实施例中, 可至少在关键金属化层内提供相应的应力松弛区, 以限制例如由半导 体芯片与附着封装基板之间的热失配引发的任意机械应力的量级, 而在其他情况下, 该应 力松弛区可延伸穿过该整个金属化系统, 并延伸进入或穿过该半导体芯片的基板材料。在 某些实施例中, 可使用适当材料填充该应力松弛区, 以获得各该子区域对于热应力和机械 应力的期望响应。亦即, 与该半导体芯片的初始材料相比, 相应填充材料在例如弹性、 热膨 胀系数、 导热性等方面具有不同的特性。 这样, 可依据设备和工艺要求修改该应力松弛区的 特性, 其中, 如必要的话, 可在不同的区域提供不同的特性, 甚至可在单个松弛区内提供不
     同特性的填充材料。 例如, 可使用与封装基板具有类似热膨胀特性的填充材料, 例如有机填 充材料的形式, 从而提供横向应力分量, 其可在一定程度上抵消该金属化系统中引入的相 应机械应力分量。 亦即, 在该封装基板的热膨胀增加期间, 在该金属化层中引入的相应拉伸 应力可至少在一定程度上由该应力松弛区, 亦即包含其中的相应填充材料的相应压缩应力 补偿。 如前所述, 可例如沿深度方向变更该填充材料的特性, 以针对特定的设备层专门设计 相应的松弛区 “响应” 。 例如, 尽管在该金属化系统的其他部分中, 可在下层设备层或该基板 内提供该填充材料的压缩行为, 但该填充材料的增强导热性和 / 或导电性有利于例如提升 SOI 基板的总体热特性, 此时具有增强导热性的该填充材料可延伸穿过绝缘埋层。 在其他情 况下, 可将该填充材料的其中至少一部分用作连接不同设备层的电性接触或通过将导电填 充材料用作有效防护而提升不同子区域的电性抗干扰力。例如, 对于半导体芯片的高性能 子区域, 例如包括具有高开关速度的电路的逻辑部分, 可在应力松弛区提供几乎完全横向 封闭该关键子区域的导电填充材料而将其有效屏蔽。在其他情况下, 可在该应力松弛区的 其中至少某些部分中实施电性主动结构, 例如电容结构, 其可响应机械应力和热应力, 从而 有效监控各子区域的状态。在其他情况下, 可在该应力松弛区的填充材料以及相应配置的 基础上建立适当的去耦电容。 因此, 除某些实施例中的机械特性外, 还可通过应力松弛区或 至少其中某些部分实现散热增强、 开关噪声屏蔽、 热感应应用等额外功能。因此, 除针对在 考虑中的给定的金属化系统组态以及电路布局复杂性提升可靠性外, 本发明还可实现总体 性能的提升。
     图 2a 至图 2h 进一步详细描述本发明的实施例。
     图 2a 示意显示为半导体芯片 200 的顶视图, 该半导体芯片 200 具有特定横向尺 寸, 以依据给定电路布局容纳一个或多个功能电路单元。亦即, 可将半导体芯片 200 形成需 要的尺寸以使大量电路元件形成在其中, 从而获得给定电路配置所要求的电性性能。 另外, 例如, 如前所述, 可向一个或多个相应的金属化层 ( 未图示 ) 提供复杂介电材料, 例如低 k 介质、 ULK 材料等, 以针对金属化系统 ( 图 2a 未图示 ) 的架构等选择半导体芯片 200 的总体 配置, 从而获得期望的性能级别。应当了解, 半导体芯片 200 可包括大量的电路元件, 以与 传统半导体设备相比, 在给定电性性能标准下提供具有高复杂度的相应功能单元, 因为与 传统技术不同, 芯片 200 的横向尺寸不会受热性能以及相应封装基板的限制, 而在传统技 术中, 对于金属化系统的给定技术标准, 亦即, 金属化层的数量以及其太阳城集团其中使用的介电 材料的配置会由于该金属化系统所需的可靠性程度而受限制。 为此目的, 在某些实施例中, 可以一个或多个应力松弛区 280a、 280b 为基础将半导体芯片 200“分割” 为两个或更多个 子区域 200a、 200b、 200c。 亦即, 如前所述, 区域 280a、 280b 为相邻子区域提供一定程度的机 械去耦效果, 从而加强对热应力分量的响应, 其可直接体现为半导体芯片 200 的相应金属 化系统的可靠性提升。例如, 区域 280a、 280b 可为沟道, 其中可至少部分由适当材料填充, 从而使各区域 200a、…、 200c 能够响应机械应力而不会显着影响相邻子区域。例如, 相应 填充材料可黏附至相邻子区域, 并提供一定程度的弹性, 从而由于区域 280a、 280b 的缓冲 效果 (buffering effect) 而使该相应子区域在不显着影响相邻子区域的情况下收缩或膨 胀。在示例中, 应力松弛区 280b 可使子区域 200c 通过膨胀或收缩而响应热应力或机械应 力, 而基本不会显着影响相邻子区域 200b, 该子区域 200b 同样可单独膨胀或收缩而不对相 邻子区域 200a、 200c 产生显着机械应力。因此, 半导体芯片 200 贴附至封装基板时, 子区域200a、 200b、 200c 可各自遵循该封装基板的热致收缩或膨胀, 并且同时保持最终应力分量与 芯片 200 的金属化系统的机械性能一致。
     另一方面, 可保持不同子区域 200a、 200b、 200c 之间的电性连接, 从而保持芯片 200 整体的电性完整性, 后面将参照图 2c 和图 2d 进行详细解释。在某些实施例中, 针对电 性连接, 可选择子区域 200a、 …、 200c, 以使所述区域代表芯片 200 的整体电路的功能单元, 其中, 仅须在区域 200a、 …、 200c 所代表的不同功能单元之间建立适度少量的电性连接。例 如, 可考虑将复杂集成电路例如 CPU 的存储器区作为功能单元, 其可通过区域 280a、 280b 的 其中一区域与例如 CPU 内核、 电源电子等其他子区域隔离。在其他情况下, 可针对例如该金 属化系统中金属导线的 “密度” ( 其中, 低密度金属导线有利于在其中定位区域 280a、 280b 的其中一区域 ), 运行期间芯片 200 内部的温度分布, 在芯片 200 的特定区域提供额外的热 功能和 / 或电性功能等标准选择区域 280a、 280b 以及子区域 200a、 …、 200c 的配置。例如, 如前所述, 还可利用区域 280a、 280b 的至少其中一部分提升总体导热性, 尤其在 SOI 设备中 的总体导热性, 以使区域 200a、…、 200c 的其中一个或多个可代表运行期间热量产生增加 的区域。
     图 2b 示意显示为由网络式应力松弛区 280a、…、 280g 定义的数量较多的子区域 200a、…、 200n。如图所示, 可依据总体设备要求通过区域 280a、…、 280g 独立调整各子区 域 200a、…、 200n 的尺寸和形状。 图 2c 示意显示为依据图 2a 的 IIc 剖面的半导体芯片 200 的部分剖视图。如图所 示, 芯片 200 可包括基板 201, 其可为任意适当的载体材料, 以在其上方形成半导体层 202, 在该半导体层 202 中或该半导体层 202 上方可形成晶体管、 电容等电路元件。例如, 基板 201 可为硅基板, 当考虑 SOI 配置时, 该基板可至少在芯片 200 的某些区域中包括绝缘埋层 (buried insulating layer)201a。不过, 应当了解, 这里所揭露的原理还可应用在任意其 他合适的芯片配置, 其中, 可在适当的载体材料上方形成半导体层。而且, 半导体芯片 200 可包括金属化系统 210, 其可在例如金属化层的数目、 其中包含的介电材料类型等方面具有 期望的配置。例如, 金属化系统 210 可包括多个金属化层 220、 230、 240, 各层可包含多个金 属导线和通孔, 以提供位在子区域 200c、 200b 内的电路元件的电性连接。 出于方便, 图 2c 未 图示任意此类金属导线和通孔。如前所述, 金属化层 220、 230、 240 的至少其中一些可包括 复杂介电材料。例如, 该金属化层 220、 230、 240 的各层可分别包括介电材料 221、 231、 241, 其可包含低 k 介电材料或 ULK 材料。 而且, 金属化层 220、 230、 240 的至少其中一些可分别包 括金属导线 222、 232、 242, 以穿过该应力松弛区 280b 电性连接子区域 200c 和子区域 200b。 应当了解, 图 2c 未图示连接金属导线 222、 232、 242 与区域 200c、 200b 中的设备层 202 的电 路元件的相应互连结构。
     另外, 芯片 200 可包括区域 280b, 其可延伸穿过整个金属化系统 210、 半导体层 202 和基板 201。该基板 201 可包括绝缘埋层 201a。在其他实施例中, 如后所述, 如认为机械去 耦或横向应力传递的不连续仅在特定设备层中合适, 则区域 280b 可延伸至特定深度。区域 280b 可为沟道, 其由适当的填充材料 281 填充, 以提供期望的机械去耦特性。例如, 可使用 现有技术的多个聚合物材料, 其为区域 200c、 200b 提供充足的黏附性, 以在后续工艺期间 中使芯片 200 保持一定程度的机械稳定性, 并仍使区域 200c、 200b 能够各自进行一定程度 的膨胀和收缩, 如前所述。在某些实施例中, 填充材料 281 的热膨胀系数可与在后续制造阶
     段与半导体电路 200 连接的封装基板的材料的热膨胀系数接近。在其他情况下, 可使用增 强弹性材料, 而在其他情况下, 可提供额外的或替代性的具有增强导热性的填充材料, 其在 区域 280b 中至少达到一定高度。例如, 在 SOI 配置中, 可在区域 280b 中提供具有增强导热 性的材料以显着增强基板 201 的散热能力, 至少增强自半导体层 202 穿过绝缘埋层 210a 延 伸至基板 201 的部分的散热能力。因此, 在区域 280b 中填充具有增强导热性的适当填充材 料 281 可显着改善 SOI 设备中较差的热行为。
     图 2d 示意显示为经设计以连接子区域 200c 和 200b 的金属导线 222、 232、 242 的 各种变化视图。亦即, 金属导线 222、 232、 242 可包括延伸穿过区域 280b 的非线性导线部 分, 其可允许区域 200c、 200d 之间的后续机械位移而不会对电性连接带来负面影响。如图 所示, 在区域 280b 内的非线性导线部分 242a 可使用任意类型的 “弯折” 配置, 以使金属导 线 242 以及图 2d 未图示的金属导线 232、 222 获得期望的 “弹性” 。
     图 2e 示意显示为沿图 2a 的剖面 IIe 的又一剖视图。如图所示, 半导体设备 200 可包括基板 201, 其上方形成设备层 202 和金属化系统 210。金属化系统 210 可具有作为最 外金属化层的凸块结构 260, 其经设计以连接封装基板, 如参照集成电路 150( 参照图 1a) 所 述。例如, 凸块结构 260 可包括适当的介电材料 261 和相应的凸块 262, 其可形成在适当的 “凸块下 (underbump)” 金属 262 上, 该 “凸块下” 金属 262 可依次连接金属化层 240 的金属 区 243。如前所述, 金属化系统 210 可包括任意数目的金属化层, 其中, 出于方便, 图中显示 三层金属化层 220、 230、 240。金属化系统 210 可提供位在子区域 200c 中的电路元件 204c 与位在子区域 200b 中的电路元件 204b 的电性连接。而且, 金属化系统 210 可包括适当的 金属导线和互连结构, 以电性连接子区域 200c、 200b, 如前所述。 出于方便, 图中显示单条金 属导线 222, 其提供穿过即将形成区域 280b 的区域的电性连接, 其中该区域 280b 将以相应 蚀刻掩膜 205 为基础形成。
     图 2a 至图 2e 所示的半导体设备 200 可以下列工艺为基础形成。如前所述, 针对 半导体设备 200 分组为子区域 200a、 ...、 200b( 参照图 2a 和图 2b), 电路元件 204c、 204b 以及其他区域中的任意其他电路元件可通过适当定义其位置而形成。形成电路元件 204c、 204d 的制造程序可包含任意合适的技术, 以形成具有期望电性行为以及设计规则所需的关 键尺寸的电路元件。例如, 在复杂应用中, 电路元件 204c、 204d 的关键尺寸, 例如场效应晶 体管的栅长等, 可约为 50 纳米 (nm) 及以下。随后, 可形成适当的接触结构 206 作为电路元 件 204c、 204b 与金属化系统 210 之间的接口。 接着, 可形成各金属化层 220、 230、 240, 其中, 可使用结合例如低 k 介电材料等期望材料的适当工艺技术。而且, 连接金属导线 ( 例如导 线 222) 可具有与区域 280b 对应的非线性部分, 以使区域 200c、 200b 之间的电性连接具有 期望的机械 “弹性” 。最后, 凸块结构 206 可形成作为系统 210 的最外金属化层, 其中, 可采 用适当的工艺技术以适当选择凸块 262 的位置而不干涉区域 280b。接着, 蚀刻掩膜 205 可 为一种抗蚀剂掩膜, 其可与例如氮化硅、 二氧化硅等硬掩膜材料结合。掩膜 205 可具有开口 205a, 用以定义区域 280b 的横向尺寸。例如, 宽度 205w 可在数微米 (μm) 至数十微米范围 内, 取决于区域 200c、 200b 期望的热膨胀或收缩, 还取决于各该子区域的尺寸。
     在其他实施例中, 若蚀刻掩膜 205 与凸块 262 的设置不符, 则可在形成凸块 262 和 蚀刻工艺程序 207 之前提供掩膜 205, 以蚀刻穿过金属化系统 210 并可穿过设备层 202 并进 入基板 201 内, 并且可在形成凸块 262 之前执行随后相应沟道的重新填充工艺。在工艺程序 207 期间, 可使用各向异性蚀刻配方 (anisotropic etch recipe), 其可基于氟或含蚀刻 化学剂的氟, 以针对任意金属导线 ( 例如导线 222) 选择性蚀刻穿过介电材料, 导线 222 可 由适当的导电或介电蚀刻阻挡材料覆盖, 因此可保证相应蚀刻工艺期间金属导线 222 的完 整性。例如, 对于多个成熟的等离子辅助蚀刻配方, 多个导电覆盖材料具有高的抗蚀刻性, 其中, 铜本质上难以由等离子辅助蚀刻技术蚀刻, 从而获得期望的蚀刻选择性。 在其他情况 下, 用以蚀刻并重新填充相应区域 280b 的程序 207 可以多个工艺步骤的一个程序执行, 以 放宽对相应图案化程序的限制, 后面会作详细描述。因此, 将相应沟道蚀刻至特定深度后, 或可利用例如 CVD 技术、 自旋式技术等沉积适当的填充材料, 取决于要填充的材料的特性 和类型。
     图 2f 示意显示为依据本发明另一些实施例的半导体设备 200, 其中, 可以数个步 骤形成区域 208b。 如图所示, 在形成一个或多个金属化层例如金属化层 200 后, 可提供掩膜 205b 以至少蚀刻穿过金属化层 220 并可穿过设备层 202。因此与需要蚀刻较大量设备层的 工艺技术相比, 该技术增强了对蚀刻工艺的控制。
     图 2g 示意显示为蚀刻形成延伸至金属化层 220 内的沟道 282b 之后的半导体设备 200。如区域 280b 的总体配置需要, 沟道 282b 可延伸至基板 201 或延伸至基板 201 内或延 伸穿过基板 201。随后, 可执行相应的沉积工艺 207a, 从而以如前所述的适当填充材料重新 填充沟道 282b。应当了解, 工艺 207a 可包含多个沉积工艺, 其可与蚀刻工艺结合, 取决于 该填充材料的特性。例如, 可在沟道 282b 的下部填充具有增强导热性的材料, 尤其是如前 所述当沟道 282b 延伸穿过绝缘埋层时。如果必须在沟道 282b 中填充另一类型的材料, 可 例如通过蚀刻工艺移除任意多余材料, 并随后可沉积不同的填充材料。 在其他情况下, 可执 行共形沉积工艺 (conformal deposition process) 以在沟道 282b 的侧壁部分沉积导电材 料, 随后沉积介电材料, 其中, 如需要, 可部分移除先前沉积的导电材料, 从而避免干涉金属 化层 220 的电性行为。在这种情况下, 区域 280b 还可在电磁抗干扰力方面提供增强屏蔽效 果。在其他情况下, 可自沟道 282b 的底部移除相应的导电材料, 以获得电容结构。该电容 结构可用在电性监控任务、 电荷存储等。
     重填沟道 282b 后, 通过形成额外的金属化层并重复上述相应的制造程序可持续 进一步的工艺, 以在松弛的工艺条件下提供区域 280b 的进一步的部分。
     图 2h 示意显示为依据另一些实施例在改进制造步骤中的半导体设备 200 的剖视 图。如图所示, 区域 280b 可延伸穿过金属化系统 210 并延伸至基板 201 内, 但可保持基板 201 的剩余厚度 210r 以在加工与处理基板 201 期间为半导体设备 20 提供增强的机械完整 性。亦即, 在区域 280b 蚀刻沟道、 重新填充该沟道等相应处理过程期间中, 即使为使贴附至 封装基板的设备 200 运行期间区域 200c、 200b 实现机械去耦而在区域 280b 中填充具有增 强弹性的填充材料, 剩余厚度 210r 仍可提供增强完整性。因此, 在切单基板 201 之前的总 体制造程序的最终阶段中, 可减少剩余厚度 210r, 从而自基板 201 的背面 201b“暴露” 区域 210b。为此目的, 可执行适当的研磨工艺和 / 或可使用蚀刻工艺, 为此可使用成熟的蚀刻配 方或抛光配方。 这样, 区域 280b 可完全延伸穿过剩余基板 201, 并且厚度减少可增强电性能 和热性能。另外, 减少基板 201 的厚度可增强区域 280b 的机械去耦效果。随后, 可通过对 基板 201 切单而持续进一步的工艺以分离各半导体芯片并将所述芯片贴附至适当的封装 基板, 例如参照图 1a 所述。因此, 本发明提供半导体设备、 集成电路及其制造技术, 其中, 通过适当的膨胀间 隙或应力松弛区将单个半导体芯片分为两个或更多个子区域, 从而提升金属化系统的可靠 性。其中, 该膨胀间隙或应力松弛区可限制包括该半导体芯片及相应封装基板的集成电路 运行期间发生的机械应力量。这样, 相较传统技术, 本发明可使用以低 k 介电材料为基础并 具有必要的大量金属化层的复杂金属化系统, 而基本不受半导体芯片的较小的总体横向尺 寸的限制。因此, 与传统设备相比, 对于给定的电性性能, 本发明可在单个半导体设备中纳 入更多的功能, 而不会牺牲金属化系统的可靠性。
     在阅读说明书后, 本领域的技术人员可容易地对本发明作进一步的修改和变更。 因此, 说明书仅为说明性质, 目的在于教导本领域的技术人员实现本发明所揭露的原理的 一般方式。应当理解, 所示方式应当被视作当前的优选实施例。

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包含 应力 松弛 间隙 提升 芯片 封装 交互作用 稳定性 半导体设备
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