太阳城集团

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具有SDRAM接口的DRAM、混合闪存存储器模块.pdf

摘要
申请专利号:

CN201380069806.X

申请日:

2013.03.27

公开号:

CN105027092A

公开日:

2015.11.04

当前法律状态:

授权

有效性:

有权

法律详情: 授权|||实质审查的生效IPC(主分类):G06F 12/06申请日:20130327|||公开
IPC分类号: G06F12/06; G06F12/00; G11C5/00 主分类号: G06F12/06
申请人: 株式会社日立制作所
发明人: 植松裕; 村冈谕; 大坂英树; 柴田正文; 福村裕佑; 渡边聪; 柿田宏; 出居昭男; 上野仁; 尾野孝之; 宫川贵志; 内藤伦典; 隅仓大志; 福田裕一
地址: 日本东京都
优先权:
专利代理机构: 北京银龙知识产权代理有限公司11243 代理人: 曾贤伟; 范胜杰
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法律状态
申请(专利)号:

CN201380069806.X

授权太阳城集团号:

||||||

法律状态太阳城集团日:

太阳城集团2018.01.30|||2015.12.02|||2015.11.04

法律状态类型:

太阳城集团授权|||实质审查的生效|||公开

摘要

在将作为高速存储器的DRAM和作为比DRAM低速但却是能够大容量化的非易失性存储器的闪存搭载于DIMM时,为了使CPU存储器总线处理量最大化,而部件配置就会成为问题。因此,本公开的存储器模块(DIMM)将存储器控制器配置于靠近插口端子一侧,将作为高速存储器的DRAM配置于其背面。将作为大容量存储器的闪存配置于远离插口端子的一侧。

权利要求书

权利要求书
1.  一种存储器模块,其特征在于,
所述存储器模块具有:
基板,其具有第一边以及与第一边对置的第二边;
多个外部端子,其配置于所述基板的所述第一边侧的表面以及背面;
第一存储器控制器;
高速存储器;以及
非易失性存储器,
所述第一控制器和所述高速存储器相对于所述基板分别配置于相反侧,
所述非易失性存储器配置于比所述第一存储器控制器或者所述高速存储器靠近所述第二边的位置。

2.  根据权利要求1所述的存储器模块,其特征在于,
在所述第一存储器控制器的正背面配置有所述高速存储器。

3.  根据权利要求2所述的存储器模块,其特征在于,
在所述第一存储器控制器和所述高速存储器各自的背面具有多个端子,使所述第一存储器控制器的背面与所述高速存储器的背面一致时,在相同位置配置有所述多个端子,相同位置的端子为相同功能的端子。

4.  根据权利要求3所述的存储器模块,其特征在于,
所述第一存储器控制器的端子间距为所述高速存储器的端子间距的一半。

5.  根据权利要求4所述的存储器模块,其特征在于,
所述多个端子分别是球形触点。

6.  根据权利要求5所述的存储器模块,其特征在于,
所述非易失性存储器配置于所述基板的两面。

7.  根据权利要求1所述的存储器模块,其特征在于,
分别具有多个所述第一存储器控制器、所述高速存储器以及所述非易失性存储器,所述第一存储器控制器的个数与所述高速存储器的个数相同。

8.  根据权利要求7所述的存储器模块,其特征在于,
所述高速存储器以及所述第一控制器的个数分别是9个。

9.  根据权利要求8所述的存储器模块,其特征在于,
所述存储器模块还具有第二存储器控制器,
所述存储器模块还具有:沿着所述第一边配置有5个所述第一控制器的第一组、以及沿着所述第一边配置有4个所述第一控制器的第二组,
所述第二存储器控制器配置于所述第一组与所述第二组之间。

10.  根据权利要求9所述的存储器模块,其特征在于,
所述非易失性存储器配置于所述基板的两面。

11.  一种存储器模块,其特征在于,
所述存储器模块具有:
基板,其具有第一面以及作为与第一面相反的面的第二面;
外部连接端子,其配置于所述基板的一端、且配置于所述基板的所述第一面以及第二面;
多个第一存储器控制器,其配置于所述基板的所述第一面;
多个高速存储器,其配置于所述基板的所述第二面;以及
多个非易失性存储器,
所述多个非易失性存储器配置于比所述多个第一存储器控制器或者所述多个高速存储器远离所述端子的位置。

12.  根据权利要求11所述的存储器模块,其特征在于,
在所述多个第一存储器控制器的正背面配置有所述多个高速存储器。

13.  根据权利要求12所述的存储器模块,其特征在于,
在所述第一存储器控制器和所述高速存储器各自的背面具有多个端子,使所述第一存储器控制器的背面与所述高速存储器的背面一致时,在相同位置配置有所述多个端子,相同位置的端子为相同功能的端子。

14.  根据权利要求13所述的存储器模块,其特征在于,
所述第一存储器控制器的端子间距为所述高速存储器的端子间距的一半。

15.  根据权利要求14所述的存储器模块,其特征在于,
所述非易失性存储器配置于所述基板的两面。

说明书

说明书具有SDRAM接口的DRAM、混合闪存存储器模块
技术领域
本发明涉及一种存储器模块,例如能够适用于混合了非易失性存储器与易失性存储器的存储器模块。
背景技术
在服务器等领域中,面向大数据时代,以数据库(DB)的形式高速地访问大容量数据的需求正在增加。由DRAM(Dynamic Random Access Memory,动态随机存取存储器)构成的主存储装置的大容量化趋势还存在三维存储器封装技术(TSV)的落后,无法满足上述需求。并且,DRAM与作为辅助存储装置的SAS(Serial Attached SCSI,串行连接方式的SCSI)连接的SSD(Solid State Drive,固态驱动器)或者与HDD(Hard Disk Drive,硬盘驱动器)的处理量(等待太阳城集团)之间存在106左右的差。
因此,具有DRAM与SAS连接的SSD(SAS-SSD)之间的响应速度的PCI(Peripheral Component Interconnect Express,外设部件互连标准)连接的SSD(PCI-SSD)被产品化,并预测其市场将会增加。
完成本发明之后进行了现有技术调查,结果提取出专利文献1作为关联技术。在专利文献1中公开了如下FBDIMM(Fully Buffered DIMM,全缓冲DIMM):将闪存与DRAM搭载于不同的DIMM(Dual Inline Memory Module,双列直插内存模块),经由搭载于各模块的串行传输用的缓冲元件以串行传输系统的菊花链(daisy chain)形式将其连接而成的FBDIMM。存储器控制器按照FBDIMM信号传输协议,将串行化了的控制信号、地址信号以及写入数据信号发送给DIMM,从DIMM接收串行化了的读出数据信号。
现有技术文献
专利文献1:日本特表2010-524059号公报
发明内容
发明要解决的课题
虽说PCI-SSD的处理量比SAS-SSD的处理量提升了,但DRAM与PCI-SSD的处理量存在103的差。对于处理大数据的服务器等太阳城集团处理装置的运算能力而言,数据的读入处理量是瓶颈。为了进一步提升性能,而研究了在处理带宽最大的CPU存储器总线上搭载廉价的大容量存储器。结果本发明的发明者们发现存在以下的问题。
即,在将作为高速存储器的DRAM和作为比DRAM低速但却是大容量存储器的闪存搭载于DIMM时,为了使CPU存储器总线处理量最大化,而搭载部件的配置就会成为问题。
由于解决课题的手段
对本公开中代表性的内容概要进行简单说明的话,其内容如下。
即,存储器模块在靠近DIMM用插口端子(socket terminal)一侧的表面配置多个存储器控制器,在其背面配置多个高速存储器。将多个非易失性存储器配置于远离DIMM用插口端子一侧。
发明效果
根据上述存储器模块,能够提升CPU存储器总线处理量。
附图说明
图1是表示实施例涉及的服务器的结构的图。
图2是实施例涉及的存储器模块的框图。
图3A是表示SDRAM存储器模块的结构的图。
图3B是表示SDRAM存储器模块表面的端子配置的图。
图3C是表示SDRAM存储器模块背面的端子配置的图。
图3D是表示SDRAM存储器模块的端子的功能等的图。
图4A是实施例涉及的混合存储器模块的详细框图。
图4B是实施例涉及的地址用存储器控制器的框图。
图4C是实施例涉及的数据用存储器控制器的框图。
图4D是实施例涉及的数据用存储器控制器的输入输出缓冲部的框图。
图4E是表示实施例涉及的混合存储器模块的一部分的框图。
图5是表示实施例涉及的混合存储器模块的地址空间的图。
图6是表示实施例涉及的混合存储器模块的部件配置的图。
图7是表示搭载于实施例涉及的混合存储器模块的存储器控制器的球形触点配置的图。
图8A是表示SDRAM的端子配置的图。
图8B是表示SDRAM的端子的功能等的图。
图9是表示实施例涉及的混合存储器模块的信号传输路径的图。
图10是表示变形例1涉及的混合存储器模块的部件配置的图。
图11是表示变形例2涉及的混合存储器模块的部件配置的图。
图12是表示变形例3涉及的混合存储器模块的部件配置的图。
图13是表示在本公开之前研究的存储器模块以及存储器的尺寸的图。
图14是表示实施方式涉及的存储器模块的结构的图。
具体实施方式
以下,参照附图对实施方式、实施例以及变形例进行说明。另外,在用于说明实施方式、实施例以及变形例的全部附图中,对具有相同功能的部分标注相同符号,省略其重复说明。
在本公开中,所谓DRAM是用于主存储装置的存储器,包括:SDRAM(Synchronous DRAM,同步DRAM)、DDR-SDRAM(Double Data Rate SDRAM,双倍数据速率SDRAM)、DDR2-SDRAM、DDR3-SDRAM、DDR4-SDRAM等时钟同步型DRAM(以下,统称为SDRAM)。所谓DIMM是具有多个被封装的存储器的存储器模块,用于主存储装置(一级存储装置),功能、大小、管脚配置等以JDEC标准为基准。所谓存储器总线是连接CPU与主存储装置的总线,数据总线宽例如比64位宽。另外,在存储器总线中没有连接CPU和主存储装置以外的装置。所谓I/O总线是连接CPU与输入输出装置或辅助存储装置(二级存储装置)的总线,数据总线宽例如比8位窄。所谓CPU包括运算装置(CPU内核)以及控制高速缓存和外部存储器的存储器控制器等。
1.在本公开之前研究的技术
本发明的发明者们对将作为高速存储器的SDRAM和作为比SDRAM低速但却是能够大容量化的非易失性存储器的闪存搭载于DIMM进行了研究。在搭载于标准的1U服务器的DIMM中有大小限制。如图13(a)所示,DIMM 的大小是宽133.35mm,高31.25mm。如图13(b)所示,64GB的NAND型闪存的大小是14mm×18mm。如图13(c)所示,SDRAM的大小是13×9.3mm。至少需要将9个闪存和9个SDRAM以及控制它们的存储器控制器全部搭载于DIMM(将该DIMM称为混合存储器DIMM)。并且,需要将混合存储器DIMM的总线处理量设定成与以往的SDRAM的DIMM同等程度。
即,为了最大程度地灵活使用SDRAM接口(I/F)的处理量,需要对低速的闪存I/F通过交互缓解(inter-relieve)来确保带宽。因此,需要搭载多个闪存。此外,为了保证SDRAM的I/F的高速性,需要将DIMM的插口端子与存储器控制器之间的配线长度设定得极短、将存储器控制器与SDRAM之间的配线长度设定得极短。
在如RDIMM(Registered DIMM,寄存DIMM)、FBDIMM(Fully Buffered DIMM,全缓冲DIMM)、LRDIMM(Load Reduced DIMM,低负载DIMM)那样将一个缓冲IC或控制IC配置于存储器模块中央的方式中,导致配置于远离IC的位置的SDRAM与IC之间的数据线等配线长度会变长。此外,还需要将IC与多个闪存之间的多条配线绕在DIMM基板上,配线布局困难。
2.实施方式
图14是表示实施方式涉及的存储器模块的结构的图。存储器模块60具有:基板61、插口端子62、多个高速存储器63、作为存储容量比高速存储器大的大容量存储器的多个非易失性存储器64、以及多个控制器65。将控制器65搭载于基板61的第一面的插口端子62侧,将高速存储器63搭载于基板61的第二面。非易失性存储器64搭载于远离插口端子62的位置。换言之,非易失性存储器64搭载在相对于控制器65与插口端子62相反的一侧。并且,非易失性存储器64搭载在相对于高速存储器63与插口端子62相反的一侧。
通过上述结构,能够以较短距离连接需要高速传输的控制器65与高速存储器63之间,能够以较短距离连接需要高速传输的插口端子62与控制器65之间。
实施例
在本实施例中,作为太阳城集团处理装置的一例对服务器进行说明,但是对于服务器以外的太阳城集团处理装置,例如PC(Personal Computer,个人计算机)来说 也能够适用。并且,作为存储器模块的一例对带ECC的存储器模块进行说明,但是对于不带ECC的存储器模块来说也能够适用。并且,作为高速存储器以SDRAM(DRAM)为例进行说明,但是高速存储器例如也可以是MRAM(Magnetic Random Access Memory,磁性随机存取存储器)、STT(Spin Transfer Torque,自旋转矩)-RAM、相变存储器等。另外,SDRAM也可是在切断电源时不能保存数据的易失性的半导体存储器的一例。作为非易失性存储器以闪存为例进行说明,但是并非限定于此,只要是即使切断电源也能够保存数据、且能够存储比高速存储器容量大的数据的半导体存储器即可。
<整体结构>
图1是表示实施例涉及的服务器的结构的图。服务器10具有:2个CPU11、12、多个存储器模块13、IOH(Input Output Hub,输入输出集线器)14、PCI-SSD15、SAS(Serial Attached SCSI)桥16、以及SAS-SSD/HDD17。CPU11、12经由2个QPI总线(Quick Path Interconnect,快速通道互联)19Q彼此连接。CPU11、12分别与4通道的存储器总线19M连接。1通道的存储器总线19M的数据宽度是8B(字节),并且赋予ECC数据1B(字节)。1通道的存储器总线19M能够分别与3个存储器模块13连接。CPU11、12分别经由IOH15和QPI总线19Q而连接。IOH15经由PCIe总线19P与PCI-SSD15连接。并且,IOH15经由PCIe总线19P与SAS桥16连接。SAS桥16经由SAS总线19S与SAS-SSD/HDD17连接。另外,也可以没有CPU12以及与其连接的存储器模块。
存储器模块13具有:搭载有SDRAM的存储器模块(SDRAM存储器模块)13D、搭载有闪存和SDRAM的存储器模块(混合存储器模块)13FD。例如,CPU11、12各自的存储器总线19M连接11个存储器模块13D和1个存储器模块13FD。在将存储器模块13FD与存储器总线19M连接时,优选与CPU11、12最近的位置。并且,在将多个存储器模块13FD与存储器总线19M连接时,优选的是,不与相同通道的存储器总线19M连接,而与彼此不同的通道的存储器总线19M连接。另外,存储器模块13D以及存储器模块13FD均通过SDRAM的存储器接口而由CPU11、12访问。
图2是实施例涉及的服务器的一部分的结构的图。图2(a)是安装了CPU 和存储器模块的基板的侧视图。CPU11安装于插口27,该插口27安装于基板(主板)26上。存储器模块13D、13FD安装于插口28,该插口28安装于基板26上。CPU12和存储器模块13D、13FD也以同样的方式安装。以下,对CPU11进行说明,但是由于CPU12侧也是同样的因此省略说明。
图2(b)是CPU与混合存储器模块的框图。在CPU11中内置有控制存储器模块13D、13FD的存储器控制器24,存储器控制器24通过超级监视器(hypervisor)25而被控制。另外,在CPU11中内置有未图示的高速缓存,通过存储器控制器24,从存储器模块13D、13FD读出的数据被存储到高速缓存。混合存储器模块13FD具有存储器控制器(MC)21、SDRAM22、以及闪存(FLASH)23。SDRAM22的容量例如是8GB,闪存23的容量是1TB。存储器控制器21进行与存储器总线19M和SDRAM22以及闪存23的接口。
<动作概要>
在从混合存储器模块13FD的闪存23读出数据时,首先,存储器控制器21从闪存23读出数据而写入到SDRAM22,然后存储器控制器21从SDRAM22读出数据。
在将数据写入到混合存储器模块13FD的闪存23时,首先,存储器控制器21将数据写入到SDRAM22,然后存储器控制器21从SDRAM22读出数据而写入到闪存23。
使从闪存23读出数据而写入到SDRAM22的路径(i)不经过存储器总线19M,而仅使从SDRAM22读出数据的路径(ii)经过存储器路径19M,由此能够将数据处理量最大化至存储器总线的极限。
<SDRAM存储器模块的结构>
图3A是表示SDRAM存储器模块的结构的图。图3A(a)是表示表面的图,图3A(b)是表示背面的图。图3B是表示SDRAM存储器模块表面的端子配置的图。图3C是表示SDRAM存储器模块背面的端子配置的图。图3D是表示SDRAM存储器模块的端子功能等的图。
SDRAM存储器模块13D使用以JEDEC标准为基准的、由DDR3-SDRAM构成的240管脚的RDIMM(Registered DIMM)。RDIMM是这样的DIMM:在通过DIMM基板上的称为寄存缓冲器(Registered buffer)的IC(Integrated  Circuit,集成电路)暂时接收地址信号和控制信号而整形放大之后,分配给各SDRAM。如图3A所示,在SDRAM存储器模块13D的基板41的表面搭载有18个SDRAM24、1个寄存缓冲器IC43F、1个SPD(Serial Presence Detect,串行存在检查)44。并且,在基板41的背面搭载有18个SDRAM24、1个寄存缓冲器IC43R。其中,表面的2个SDRAM24以及背面的2个SDRAM24是ECC数据用。即,SDRAM存储器模块13D是带ECC的32GB的RDIMM。数据是4Gb×64,ECC是4Gb×8。SDRAM24是8Gb(1Gb×8)的DDR3-SDRAM,构成为将2个4Gb(1Gb×8)的DDR3-SDRAM的芯片安装成BGA封装。存储器模块13D也可以是缓冲数据信号的LRDIMM(Load-Reduced DIMM)。该情况下,LRDIMM的端子配置以及端子功能与RDIMM的端子配置以及端子功能相同。
如图3B以及图3C所示,在端子42F、42R中分别存在120个端子。各端子的功能等如图3D所示。这里,在图3D中,大文字符号后的小文字“x”表示相同功能的端子有多个,在图3B以及图3C中,在“x”中记载了数字。并且,示出了“#”是低电平有效(active low)信号。
<混合存储器模块的结构>
(整体结构)
图4A是表示实施例涉及的混合存储器模块的整体结构的图。图4B是地址用存储器控制器的框图。图4C是数据用存储器控制器的框图。图4D是闪存输入输出缓冲电路的图。图4E是表示实施例涉及的存储器模块的一部分的框图。
如图4A所示,混合存储器模块13FD具有:地址用存储器控制器(MCA)21A、数据用存储器控制器(MCD)21D、SDRAM22S、以及闪存23F。通过地址用存储器控制器21A和数据用存储器控制器21D构成存储器控制器21。搭载的SDRAM22S个数的数据用存储器控制器21D安装于混合存储器模块13FD,1个地址用存储器控制器21A安装于混合存储器模块13FD。SDRAM22S个数的两倍个数的闪存23F安装于存储器模块13FD。
更具体来说,在混合存储器模块13FD中安装有18个64GB容量的闪存23F、9个1GB容量的SDRAM22S。闪存23F的容量是SDRAM22S容量的64 倍,是10倍以上不足100倍。2个闪存23F以及1个SDRAM22S用于存储ECC用的数据。由此,构成8GB的SDRAM22与1TB的闪存23。并且,在存储器模块13FD中安装有9个数据用存储器控制器21D、1个地址用存储器控制器21A。数据用存储器控制器21D与地址用存储器控制器21A分别由半导体芯片形成,安装成GBA型封装。64GB容量的闪存23F层叠了8个8GB的NAND型闪存芯片(NAND Flash)而安装成1个BGA型封装。闪存23F通过相当于DDR2的接口(ONFI(Open NAND Flash Interface)或者Toggle DDR)而成为400Mbps的处理量。如图4A以及图4E所示,1个数据用存储器控制器21D对1个SDRAM22S与2个闪存23F进行控制。作为SDRAM22S,1GB的1个或者多个DDR3-SDRAM芯片安装成1个BGA型封装。SDRAM22S的接口是1600Mbps的处理量。SDRAM22S也可以代替DDR3-SDRAM芯片而使用DDR4-SDRAM芯片。另外,闪存23F的读出太阳城集团也可以比SDRAM22S的读出太阳城集团大。闪存23F的读出太阳城集团是10μs的指令。另一方面,SDRAM22S的读出太阳城集团是10ns的指令。这里,所谓读出太阳城集团是从读出请求(发出读指令)到读出最初数据为止的太阳城集团。
并且,混合存储器模块13FD具有:SPD(Serial Presence Detect)31和DC-DC转换器33。SPD31以及SPD44由EEPROM构成,存储有与存储器模块自身相关的太阳城集团(例如,存储器芯片的种类和结构、存储器容量、ECC(错误更正码)、有无奇偶校验等太阳城集团)。在安装存储器模块而接通电源时,自动地读出SPD31、44内的太阳城集团,进行用于使用存储器模块的设定。DC-DC转换器32从SPD31用的电源电压(VDDSPD=3.3V)生成闪存23F用的电源线压(VDD闪存=1.8V)。其中,当能将存储器模块的储备管脚(NC管脚(pin))分配给VDD闪存(VDD Flash)的电源端子时,就不需要DC-DC转换器33。
并且,混合存储器模块13FD具有用于与存储器总线19M连接的插口端子。插口端子与SDRAM存储器模块13D的端子42F、42R相同的端子数、相同的端子配置、相同的功能(参照图3B、3C、3D)。在图4A中,O标识表示插口端子。在插口端子中施加时钟信号(Clock)、地址信号(ADDR)、控制信号(CTRL)、数据信号(DQ、CB)、数据控制信号(DQS、DQS#、DM)、电源(VDD、VSS、VDDQ、VREFDQ、VREFCA、VDDSPD、VDD闪存)、 SPD信号等。在时钟信号(Clock)中包括SDRAM22S用的时钟信号(CK、CK#)。在地址信号(ADDR)中包括SDRAM22S用的地址信号(A15-A0)以及存储体地址信号(BA2-BA0)。在控制信号(CTRL)中包括指令信号(RAS#、CAS#、WE#)以及控制信号(CKE、S#)。这里,RAS#是行地址选通信号(row address strobe),CAS#是列地址选通信号(column address strobe),WE#是允许写入信号(write enable)。来自插口端子的SDRAM22S以及闪存23F的访问所需的信号被暂时输入到地址用存储器控制器21A或者数据用存储器控制器21D。
(地址用存储器控制器)
如图4B所示,在地址用存储器控制器21A中具有:PLL3B1、缓冲寄存器ABF、以及选择器ASLT。信号线ILS1上的时钟信号(Clock)经由输入缓冲电路IB1被输入到PLL(Phase Loop Lock,锁相环)电路3B1。PLL电路3B1经由输出缓冲电路OB1将闪存23F用的时钟信号(CKF)输出至信号线OSL1,经由输出缓冲电路OB2将数据用存储器控制器21D用的时钟信号(CKMD)输出给信号线OSL2,经由输出缓冲电路OB3将SDRAM22S用的时钟信号(CK、CK#)输出给信号线ODL3。时钟信号(Clock)、时钟信号(CK、CK#)、时钟信号(CKMD)是相同频率的信号。时钟信号(CKF、CKF#)是时钟信号(Clock)、时钟信号(CK、CK#)以及时钟信号(CKMD)的1/4频率的信号。1/4频率的时钟信号由PLL3B1内的分频器生成。
信号线ISL2上的地址信号(ADDR)以及控制信号(CTRL)经由输入缓冲电路IB2被输入到选择器ASLT,经由输出缓冲电路OB4将SDRAM22用的地址信号(ADDR)以及控制信号(CTRL)输出到信号线OSL4。此外,地址信号(ADDR)以及控制信号(CTRL)的一部分信号经由输出缓冲电路OB5,将后述的控制寄存器FMCR的控制信号(FCRC)输出到信号线OSL5。从信号线ISL3上的闪存控制寄存器FMCR输出的地址信号(ADDR)以及控制信号(CTRL)经由输入缓冲电路IB3,而被存储到缓冲寄存器ABF。被用于将闪存23F的数据写入到SDRAM22S时、将SDRAM22S的数据写入到闪存23F时。存储于缓冲寄存器ABF的地址信号(ADDR)以及控制信号(CTRL)被输入到选择器ASLT,经由输出缓冲电路OB4被输出到信号线OSL4。
接通电源线PL上的电源(VDD、VDDQ、VREFDQ、VSS)。另外,在图4B中,信号线与输入缓冲电路或者输出缓冲电路之间的O标识表示地址用存储器控制器21A的外部端子。外部端子具有与其连接的信号线相同的个数。
(数据用存储器控制器)
如图4C所示,数据用存储器控制器21D具有:选择器DSLT1、DSLT2、DSLT3、控制寄存器FMCR。对SDRAM22S的数据系统的信号(DQ(7-0)/CB(7-0)、DQS、DQS#、DM)经由信号线IOSL1、输入缓冲电路IOIB1、选择器DSLT1、输出缓冲电路IOOB2,被输入到信号线IOSL2。信号线IOSL2与SDRAM22S连接。来自SDRAM22S的数据系统的信号经由信号线IOSL2、输入缓冲电路IOIB2、信号线ODSL、选择器DSLT3、输出缓冲IOOB1被输出到信号线IOSL1。
闪存23F所需的太阳城集团被从信号线IOSL1中的传递DQ(7-0)信号的信号线输入,并被存储于控制寄存器FMCR的缓冲寄存器BDF。在闪存23S所需的太阳城集团中包括闪存的操作码FMOPC、闪存的地址FMADDR、用于访问SDRAM22S的地址信号(ADDR)以及控制信号(CTRL)。控制寄存器FMCR通过SDRAM的存储器接口而被访问。
输入输出缓冲部(IOB)3C1、3C2、3C3、3C4分别与闪存23F、信号线IOSL3、IOSL4、IOSL5、IOSL6连接。信号线IOSL3、IOSL4、IOSL5、IOSL6分别有4组8个地址/数据,2个数据选通(data strobe)、1个数据掩码(data mask)共计35个。如图4D所示,IOC3C3、3C4、3C5、3C6分别具有:输出缓冲寄存器ODBCi、ODBDi、输入缓冲寄存器IDBFi、选择器FDSLTi、输出缓冲电路IOOBi、输入缓冲电路IOIBi。这里,i=3~6。输出缓冲寄存器ODBCi、ODBDi分别与信号线OCSL、ODSL连接。信号线OCSL与数据缓冲寄存器DBF连接。信号线ODSL与输入缓冲电路IOIB2连接。
在DIMM中由于在中央附近存在地址信号(ADDR)、控制信号(CTRL)以及时钟信号(Clock)的插口端子,因此如图4E所示,地址用存储器控制器21A可以配置于存储器模块13FD的中央附近。太阳城集团用虚线围绕1个数据用存储器控制器21D、1个SDRAM22S、2个闪存23F的部分DSF,在图4E中,只示出了在地址用存储器控制器21A的上下是一个一个的情况,但是也可以 例如上配置5个、下配置4个。
(动作)
混合存储器模块13FD通过所谓的SDRAM接口来动作。地址用存储器控制器21A通过从外部输入的地址信号(ADDR)的值来选择设置于数据用存储器控制器21D的控制寄存器FMCR、或SDRAM22S。所有访问都通过SDRAM接口方式来进行。通过访问控制寄存器FMCR而写入操作码(FMOPC)以及地址(FMADDR),能够将闪存23F的数据载入到SDRAM22S、或将SDRAM22S内的数据储存到闪存23F。
(1)从混合存储器模块的读出
(a)从闪存的读出
存储器控制器24将用于访问控制寄存器FMCR的地址输入到地址信号(ADDR)。并且,将写指令输入到控制信号(CKE、CS#、RAS#、CAS#、WE#)。并且,将载入指令代码、从闪存23F开始载入的地址、用于写入到SDRAM22S的写地址输入到数据信号(DQ7-DQ0)作为FMOPC。于是,地址用存储器控制器21A经由信号线OSL5、输入缓冲电路IB5将控制信号(FCRC)输入到控制寄存器FMCR。于是,将载入指令代码、载入开始地址、SDRAM写地址写入到控制寄存器FMCR。
然后,通过未图示的控制电路,读出载入指令代码与载入开始地址,经由信号线OCSL传递给输入输出缓冲部(IOB)的输出缓冲寄存器ODBCi。载入指令代码和载入开始地址与通过未图示的控制电路产生的闪存23F的控制信号(AL、CL、E#、R、W、RP#、DQS)一起被传送至闪存23F,读出数据。读出的数据被存储于输入输出缓冲部(IOB)的输入缓冲寄存器IDBFi。
(b)从输入缓冲寄存器对SDRAM的写入
存储于缓冲寄存器DBF的SDRAM写地址以及由未图示的控制电路产生的控制信号(CTRL)经由输出缓冲电路OB6被输出到信号线ISL3,如上所述经由地址用存储器控制器21A被传送至SDRAM22S。并且,存储于输入缓冲寄存器IDBFi的数据经由选择器DSLT2、选择器DSLT1以及输出缓冲电路IOOB2而被输出至信号线IOSL2。由此,从闪存23F读出的数据被写入到SDRAM22S。
(c)从SDRAM的读出
在访问存储于SDRAM22S的、来自闪存23F的数据时,存储器控制器24将用于访问SDRAM22S的地址(与SDRAM写地址相同的地址)输入到地址信号(ADDR),将读指令输入到控制信号(CKE、CS#、RAS#、CAS#、WE#)。于是,地址用存储器控制器21A访问SDRAM22S,读出数据。从SDRAM22S读出的数据经由信号线IOSL2、输入缓冲电路IOIB1、选择器DSLT3、输出缓冲电路IOOB1,而被传送至信号线IOSL1。
(2)对混合存储器模块的写入
(a)对SDRAM的写入
存储器控制器24将用于访问SDRAM22S的地址输入到地址信号(ADDR)。并且,将写指令输入到控制信号(CKE、CS#、RAS#、CAS#、WE#)。并且,将要写入的数据输入到数据信号(DQ7-DQ0)。于是,地址用存储器控制器21A访问SDRAM22S,将输入到数据用存储器控制器21D的数据经由输入缓冲电路IOIB1、选择器DSLT1、输出缓冲电路IOOB1写入到SDRAM22S。
(b)从SDRAM的读出
存储器控制器24将用于访问控制寄存器FMCR的地址输入到地址信号(ADDR)。并且,将写指令输入到控制信号(CKE、CS#、RAS#、CAS#、WE#)。并且,将消除指令以及消除地址、储存指令代码以及对闪存23F开始储存的地址、用于从SDRAM22S读出的读地址输入到数据信号(DQ7-DQ0)作为FMOPC。于是,地址用存储器控制器21A经由信号线OSL5、输入缓冲电路IB5将控制信号(FCRC)输入到控制寄存器FMCR。于是,在控制寄存器FMCR中写入消除指令以及消除地址、储存指令以及储存开始地址、SDRAM读地址。
然后,存储于缓冲寄存器DBF的SDRAM读地址以及通过未图示的控制电路产生的控制信号(CTRL)经由输出缓冲电路OB6,而被输出至信号线ISL3,如上所述经由地址用存储器控制器21A而被传送至SDRAM22S。于是,数据被从SDRAM22S读出,经由信号线IOSL2、输入缓冲电路IOIB1,而被存储于输入输出缓冲部(IOB)的输出缓冲寄存器ODBDi。
(c)从输出缓冲寄存器对闪存的写入
然后,通过未图示的控制电路,读出消除指令代码和消除地址,经由信号线OCSL而传递至输入输出缓冲部(IOB)的输出缓冲寄存器ODBCi。消除指令代码和消除地址与由未图示的控制电路产生的闪存23F的控制信号(AL、CL、E#、R、W、RP#、DQS)一起被传送至闪存23F来被消除。
然后,通过未图示的控制电路,读出储存指令代码和储存开始地址,经由信号线OCSL而传递至输入输出缓冲部(IOB)的输出缓冲寄存器ODBCi。储存指令代码、储存开始地址、存储于输出缓冲寄存器ODBDi的数据与由未图示的控制电路产生的闪存23F的控制信号(AL、CL、E#、R、W、RP#、DQS)一起被传送至闪存23F来写入数据。
<CPU进行的控制>
图5是表示服务器10的地址空间的图。图5示出了应用进程地址、操作系统(OS)页表(Page Table)、虚拟机器(VM)的物理地址、物理地址的地址空间。超级监视器通过硬件而直接动作,所有的OS在该超级监视器上动作。应用通过OS进行动作。通过超级监视器来实现VM。应用要确保的缓冲高速缓存的地址通过OS而被分配给任意的地址。
混合存储器模块13FD内的闪存处于I/O空间。因此,需要将从处于I/O空间的闪存读出的数据的地址分配给存储器地址空间的物理地址上。因此,通过基于超级监视器的变换而将应用要确保的缓冲高速缓存的地址分配给混合存储器模块(DIMM)内部的SDRAM。由此,能够只成为混合存储器模块内部的数据传输,能够防止对存储器总线的多余的数据传输。
存储器控制器24除了上述的控制之外,还进行对SDRAM22S的模式寄存器进行设定导致的SDRAM22S的初始化。并且,还进行以下的控制。
闪存23F因重复改写而可靠性降低,在改写时所写的数据为与读出时不同的数据,改写时没有写入数据是罕见的。存储器控制器24从混合存储器模块13FD读出数据时,检测和更正读出数据的错误。根据来自存储了ECC数据的2个闪存23F以及1个SDRAM22S的数据,通过存储器控制器24内的错误更正电路来进行错误的检测和更正。
在进行对闪存23F的数据的改写时,存储器控制器24检测是否正确地写 入,在没有正确地写入时,对与当前的地址不同的地址进行写入。进行所谓的代替处理(耗损均衡(wear leveling))。还进行不良地址以及针对不良地址对哪个地址进行了代替处理这样的地址管理。
由于CPU11进行混合存储器模块3FD内的存储器管理,因此能够使存储器控制器21中的延迟为最低限度。
<存储器模块的部件配置>
图6是表示实施例涉及的存储器模块的部件配置的图。图6(a)表示存储器模块的表面,图6(b)表示存储器模块的背面。图6(c)表示闪存的外形尺寸,图6(d)表示SDRAM的外形尺寸。作为混合存储器模块13FD的一结构例的DIMM50具有:基板51、处于基板51两面的插口端子52、1个地址用存储器控制器(MCA)21A、18个数据用存储器控制器(MCD)21D、18个SDRAM(DRAM)22S、18个闪存(Flash)23F、以及1个SPD31。在存储器模块13FD插入到插口28时,将靠近CPU11的一侧(面向的一侧)设为表面,将远离的一侧(相反面)设为背面(以下,相同)。但是,表面与背面也可以相反。另外,基板51的大小是宽133.35mm,高31.25mm。
地址用存储器控制器21A配置成纵向较长,数据用存储器控制器21D配置成横向较长,SDRAM22S配置成横向较长,闪存23F配置成纵向较长。另外,如图6(c)(d)所示,闪存23F的外形尺寸是14mm×18mm,SDRAM22S的外形尺寸是13mm×9.3mm。另外,SDRAM的外形尺寸因半导体厂家(半导体芯片尺寸等)而不同,有12mm×10.5mm、10.5mm×9.0mm、11×9.9mm、10.6×9.0mm的尺寸。但是,配置球形触点(ball)的位置相同。数据用存储器控制器21D的外形尺寸与SDRAM22S相同。
将数据用存储器控制器21D配置于靠近插口端子52一侧的基板51的表面,将SDRAM22S配置于背面。闪存23F配置成比数据用存储器控制器21D以及SDRAM22S远离插口端子52。换言之,数据用存储器控制器21D是基板51的表面,配置于插口端子52与闪存23F之间。此外,SDRAM22S是基板51的背面,配置于插口端子52与闪存23F之间。地址用存储器控制器21A配置于数据用存储器控制器21D之间。
如图6(a)所示,在地址用存储器控制器21A的右侧配置有4个数据用 存储器控制器21D,在左侧配置有5个数据用存储器控制器21D。如图6(b)所示,以配置有地址用存储器控制器21A的部位的背面侧为基准,在右侧配置有5个SDRAM22S,在左侧配置有4个SDRAM22S。此外,SPD31配置于基板52背面的右侧端附近。
优选的是,数据用存储器控制器21D与SDRAM22S的安装位置为表面背面重叠。
通过上述的结构,能够以短距离在数据用存储器控制器21D与SDRAM22S之间进行连接,能够以短距离在插口端子52与数据用存储器控制器21D之间进行连接。
图7是表示实施例涉及的存储器控制器的封装的球形触点配置的图。图7是下表面(背面)图。如上所述,数据用存储器控制器21D以及SDRAM22S被安装成BGA型封装。BGA型封装的外部端子(凸起电极)由焊药球(球形触点)形成。数据用存储器控制器21D的球形触点间距是SDRAM22S的球形触点间距的1/2。在图7中,中间被白色的圆圈(白色圆圈)表示的球形触点61-1、61-2配置于与SDRAM22S的球形触点相同的位置。此外,中间被黑色的圆圈(黑色圆圈)表示的球形触点62-1、62-2是用于与闪存23F的外部端子连接,配置于白色的球形触点之间。中间被画影线的圆圈(灰色圆圈)表示的球形触点63-1、63-2是用于与插口端子52连接,配置于白色球形触点之间。另外,由数据用存储器控制器21D的白色圆圈表示的球形触点不一定与SDRAM22S的球形触点连接,而与闪存23F的外部端子或者插口端子52连接。在图7中,将与闪存23F的外部端子连接的球形触点配置于上侧,将与插口端子52连接的球形触点配置于下侧。
图8A是表示SDRAM的封装的球形触点配置的图。图8A是上表面(表面)图。在图8A中,球形触点位于纸面的背侧。标注于白色虚线表示的球形触点下的符号是输入输出到SDRAM22S的端子的信号名等的缩写(符号),球形触点有78个。图8B是表示SDRAM的端子的功能等的图。记为“连接CNT”的栏表示SDRAM22S的端子与地址用存储器控制器(MCA)21A和数据用存储器控制器(MCD)21D中的某一个连接。
在图8A中,在横向配置有6个球形触点,在纵向配置有13个球形触点。 在左3列与右3列之间在SDRAM22S的球形触点间距没有配置3列球形触点。在包括空的3列而将球形触点配置于SDRAM22S的球形触点间时,在图7中,能够在纵向配置17个球形触点,在横向配置25个球形触点,合计425个球形触点。由于SDRAM22S的球形触点是78个,因此能够将347个球形触点分配到闪存23F的外住端子以及插口端子52的连接。但是,由于所有的SDRAM22S的78个球形触点都不需要与数据用存储器控制器21D连接,因此能够将比347个多的球形触点分配给闪存23F的外部端子以及插口端子52的连接。例如,如图7所示,能够分配给插口端子52用49个,分配给闪存23F的外部端子用298个。但是,对于端子数来说,不需要全部分配,例如在图7中也可以不配置中央附近的端子。
使有数据用存储器控制器21D的球形触点的面与有SDRAM22S的球形触点的面一致时,在相同位置配置有球形触点,相同位置的球形触点存在成为应该连接的信号端子的触点。这些是数据信号(DQ[7:0])以及数据控制信号(DQS、DQS#(/DQS)、DM)。若数据用存储器控制器21D与SDRAM22S的安装位置在表面背面重叠,则能够以短距离进行连接。
图9是表示实施例涉及的混合存储器控模块的信号传输路径的图。图9是混合存储器模块13FD的侧视图。在图9中,双向箭头表示信号路径。信号路径71是插口端子52与数据用存储器控制器21D之间的信号路径。信号路径72是数据用存储器控制器21D与SDRAM22S之间的信号路径。信号路径71、72分别为较短的距离。
此外,信号路径73是数据用存储器控制器21D与闪存23F之间的信号路径。信号路径73与信号路径71、72相比不需要高速传输但需要多个信号线。因此,能够在由10层左右的多层配线构成的基板51内以某种程度分布。
<变形例1>
图10是表示变形例1涉及的混合存储器模块的部件配置的图。图10(a)表示存储器模块的表面,图10(b)表示混合存储器模块的背面。变形例1涉及的DIMM50A将数据用存储器控制器(MCD)21D与SDRAM(DRAM)22S交替地配置于基板51的表面与背面。地址用存储器控制器(MAC)21A、闪存(Flash)23F、SPD31、插口端子52的配置与实施例涉及的存储器模块 50的配置相同。由于数据用存储器控制器(MCD)21D、闪存(Flash)23F、之间的配线多,因此通过将数据用存储器控制器(MCD)21D与SDRAM(DRAM)22S设为交替能够产生配线富裕。
另外,在图10中,在基板的表面配置有5个数据用存储器控制器(MCD)21D、4个SDRAM(DRAM)22S,但是也可以在基板的表面配置有4个地址用存储器控制器(MCD)21D、5个SDRAM(DRAM)22S。
<变形例2>
图11是表示变形例2涉及的混合存储器模块的部件配置的图。图11(a)表示混合存储器模块的表面,图11(b)表示混合存储器模块的背面。变形例2涉及的DIMM50B在地址用存储器控制器(MCA)21A的左侧配置5个地址用存储器控制器(MCD)21D,在地址用存储器控制器(MCA)21A的右侧配置4个SDRAM(DRAM)22S。在5个数据用存储器控制器(MCD)21D各自的背侧配置有SDRAM(DRAM)22S,在4个SDRAM(DRAM)22S各自的背侧配置有数据用存储器控制器(MCD)21D。地址用存储器控制器(MCA)21A、闪存(Flash)23F、SPD31、插口52的配置与实施例涉及的存储器模块50的配置相同。即使数据用存储器控制器(MCD)21D的地址端子偏向位于左侧或者右侧,也不用准备变更数据用存储器控制器(MCD)21D的端子位置,就能容易地在数据用存储器控制器(MCD)21D与地址用存储器控制器(MCA)21A之间进行配线。
另外,在图11中,在基板的表面配置有5个数据用存储器控制器21D、4个SDRAM(DRAM)22S,但是也可以在基板的表面配置有4个数据用存储器控制器(MCD)21D、5个SDRAM(DRAM)22S。
<变形例3>
图12是表示变形例3涉及的混合存储器模块的部件配置的图。图12(a)表示混合存储器模块的表面,图12(b)表示混合存储器模块的背面。变形例3涉及的DIMM50C针对实施例涉及的混合存储器模块50将闪存23F的搭载个数(闪存的存储容量)设为一半。通过将闪存的搭载个数设为一半能增加SDRAM22S的搭载个数(SDRAM的存储容量)。此外,在将闪存23F仅配置于基板51的背面侧时,对于闪存23F能够降低来自高热产生源即CPU的热量。
以上,根据实施方式、实施例、以及变形例对本发明者所完成的发明进行了具体说明,但是本发明并非限定于上述的实施方式、实施例、以及变形例,还可以进行各种变更。
符号说明
60…存储器模块
61…基板
62…插口端子
63…高速存储器
64…非易失性存储器
65…控制器

关 键 词:
具有 SDRAM 接口 DRAM 混合 闪存 存储器 模块
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