太阳城集团

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存储器诊断电路.pdf

摘要
申请专利号:

CN201580049387.2

申请日:

2015.09.14

公开号:

CN106716387A

公开日:

2017.05.24

当前法律状态:

实审

有效性:

审中

法律详情: 实质审查的生效IPC(主分类):G06F 12/16申请日:20150914|||公开
IPC分类号: G06F12/16; G06F11/08; G06F11/10 主分类号: G06F12/16
申请人: 株式会社电装
发明人: 松尾一心; 黑柳等
地址: 日本爱知县
优先权: 2014.09.16 JP 2014-187659; 2015.05.14 JP 2015-099035
专利代理机构: 永新专利商标代理有限公司 72002 代理人: 徐殿军
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法律状态
申请(专利)号:

CN201580049387.2

授权太阳城集团号:

|||

法律状态太阳城集团日:

太阳城集团2017.06.16|||2017.05.24

法律状态类型:

实质审查的生效|||公开

摘要

一种存储器诊断电路,具备:错误检测纠正电路(3),针对从存储器(2,11)中读取的数据进行N比特以上的错误检测以及(N??1)比特以下的错误纠正,其中,N为2以上的自然数;第一数据缓存器(5),保存上述错误检测纠正电路进行错误纠正后的上述数据;第二数据缓存器(6),直接保存上述数据;比较器(7),比较上述第一以及第二数据缓存器中分别保存的数据值;以及错误检测纠正监视电路(8,9)。上述错误检测纠正监视电路基于上述比较器的比较结果将上述第一数据缓存器中所保存的数据值设为有效。此外,上述错误检测纠正监视电路将上述第一数据缓存器中所保存的数据值设为无效,并输出异常信号。

权利要求书

1.一种存储器诊断电路,具备:
错误检测纠正电路(3),针对写入到存储器(2,11)并被读取的数据进行N比特以上的错
误检测以及(N-1)比特以下的错误纠正;
第一数据缓存器(5),保存从上述存储器读取并由上述错误检测纠正电路进行了错误
纠正后的数据;
第二数据缓存器(6),直接保存从上述存储器读取的数据;
比较器(7),将上述第一数据缓存器中所保存的数据的值与上述第二数据缓存器中所
保存的数据的值进行比较;以及
错误检测纠正监视电路(8,9);
在上述错误检测纠正监视电路中,
在上述比较器的比较结果是上述第一数据缓存器中所保存的数据的值与上述第二数
据缓存器中所保存的数据的值有(N-1)比特以下不同,且确认上述错误检测纠正电路进行
了错误纠正的情况下,将上述第一数据缓存器中所保存的数据值设为有效;
在上述错误检测纠正监视电路中,
在i)上述比较器的比较结果是上述第一数据缓存器中所保存的数据的值以及上述第
二数据缓存器中所保存的数据的值有(N-1)比特以下不同,且确认上述ECC电路没有进行错
误纠正,或者ii)上述第一数据缓存器中所保存的数据的值以及上述第二数据缓存器中所
保存的数据的值(N-1)比特以下没有不同,但确认上述错误检测纠正电路进行了错误纠正,
或者iii)上述比较器的比较结果是上述第一数据缓存器中所保存的数据的值以及上述第
二数据缓存器中所保存的数据的值有N比特以上不同,或者iv)在确认上述错误检测纠正电
路进行了错误检测的情况下,将上述第一数据缓存器中所保存的数据值设为无效,输出异
常信号,
其中,上述N为2以上的自然数。
2.如权利要求1所述的存储器诊断电路,
上述错误检测纠正电路构成为,在上述第一数据缓存器中所保存的数据中没有1比特
以上的错误,用于进行与上述数据对应的错误检测以及纠正的错误检测用数据中有(N-1)
比特以下的错误而进行了该纠正时,针对上述错误检测纠正监视电路屏蔽针对上述错误检
测用数据的上述错误纠正的执行。
3.如权利要求1或2所述的存储器诊断电路,
具备检查数据存储区域(12),该检查数据存储区域(12)预先存储有第一检查数据、以
及第二检查数据,上述第一检查数据被设定以使检测及纠正对象的数据与用于针对上述数
据进行错误检测及纠正的错误检测用数据的组合有(N-1)比特以下的错误,上述第二检查
数据被设定以使上述组合有N比特以上的错误;
上述错误检测纠正监视电路(8,9,10),在启动时,CPU从上述检查数据存储区域读取上
述第一检查数据以及上述第二检查数据,并执行确认上述错误检测纠正电路是否按预期进
行动作的检查序列时,上述错误检测纠正监视电路的功能被无效化。

说明书

存储器诊断电路

相关申请的交叉引用

本申请基于2014年9月16日提出的日本专利申请2014-187659号、以及2015年5月
14日提出的日本专利申请2015-99035号,在此分别引用其记载内容。

技术领域

本发明涉及具备针对写入存储器后被读取的数据进行错误检测以及错误纠正的
错误检测纠正电路的存储器诊断电路。

背景技术

例如在使用DRAM等的存储器的情况下,为了提高数据的可靠性,设置了错误检测
纠正电路(ECC:Error Check and Correct)。错误检测纠正电路具有针对从存储器中读出
的数据进行检测错误并纠正的功能。但是,考虑到错误检测纠正电路本身也有可能发生故
障,则有必要采取对策。例如,专利文献1中公开了如下的微型计算机:将存储器以及错误检
测电路全部双重化,通过比较两个错误检测电路的检测结果,从而选择使用哪个存储器侧
的数据,实现可靠性的提高。

然而,如专利文献1那样,全部双重化的构成冗余,不能避免系统规模大型化、成本
提高。

现有技术文献

专利文献

专利文献1:日本特开2004-5627号公报

发明内容

本公开提供一种能够以更简单的结构检测错误检测纠正电路的故障的存储器诊
断电路。

在本公开的一实施方式中,存储器诊断电路具备:错误检测纠正电路,针对写入到
存储器中并被读取的数据进行N比特以上的错误检测以及(N-1)比特以下的错误纠正;第一
数据缓存器,保存从上述存储器读出并通过上述错误检测纠正电路纠正错误后的数据;第
二数据缓存器,直接保存从上述存储器读出的数据;比较器,比较上述第一数据缓存器以及
上述第二数据缓存器中分别保存的数据值;以及错误检测纠正监视电路。在上述比较器的
比较结果是双方的数据值为(N-1)比特以下不同,并且上述错误检测纠正电路进行错误纠
正的情况下,上述错误检测纠正监视电路将上述第一数据缓存器中所保存的数据值设为有
效,在i)上述比较器的比较结果是双方的数据值为(N-1)比特以下不同,并且上述错误检测
纠正电路没有进行错误纠正,或ii)在确认上述双方的数据值不是(N-1)比特以下不同但上
述错误检测纠正电路进行了错误纠正,或iii)在确认上述比较器的比较结果是双方的数据
值为N比特以上不同,或iv)在确认上述错误检测纠正电路进行错误检测的情况下,上述错
误检测纠正监视电路将上述第一数据缓存器中所保存的数据设为无效,输出异常信号。其
中,上述N为2以上的自然数。

如此这样,通过比较器将两个数据缓存器中所保存的数据值进行比较,从而能够
简单地判断错误检测纠正电路的异常的有无。

附图说明

太阳城集团本公开的上述目的以及其他目的、特征、优点,通过参照附图以及下述的详细
说明,将变得更明确。

图1是表示本公开的第一实施方式的存储器诊断电路的结构的功能框图。

图2是表示本公开的第二实施方式的存储器诊断电路的结构的功能框图,表示CPU
读取第二检查数据时的各信号的状态。

图3是表示CPU读取第一检查数据时的各信号的状态的图。

图4是表示CPU读取ECC比特中有错误的第一检查数据的情况下的各信号的状态的
图。

具体实施方式

(第一实施方式)

如图1所示,本实施方式的存储器诊断电路1被配置在存储器2与未图示的CPU之
间。存储器2,例如是DRAM、SRAM、EEPROM、闪存ROM等。存储器诊断电路1具备ECC电路3作为错
误检测纠正电路。ECC电路3在CPU向存储器2进行写访问时,基于该写入的数据生成多个ECC
比特作为错误检测用数据,并与写入的数据一起写入存储器2中。此外,ECC电路3在CPU向存
储器2进行读访问时,将ECC比特与数据一起从存储器2中读取,并针对读取的数据和ECC比
特进行逻辑运算,进行N(≥2)比特以上的错误检测(错误),以及(N-1)比特以下的错误纠
正。另外,以下以N=2进行说明。

错误/纠正结果输出部4,根据在CPU进行读访问时读取的ECC比特的值,输出表示
是否进行了一比特的错误纠正、二比特以上的错误检测的信号。此外,当CPU对存储器2进行
读访问时,作为检测以及纠正对象数据而从存储器2读取的数据,如上所述经由ECC电路3被
读取,被保存至作为BUF1的第一数据缓存器5。在ECC电路3检测出一比特的错误的情况下,
进行了错误纠正后的数据被保存至第一数据缓存器5。此外,CPU读取暂时保存在第一数据
缓存器5中的数据。

此外,在读访问时从存储器2读取的数据同时不经由ECC电路3而被直接保存至作
为BUF2的第二数据缓存器6。作为幅值比较器的比较器7中分别输入第一数据缓存器5、第二
数据缓存器6中所保存的数据。比较器7将两个输入数据进行比较,如果有一比特的错误时,
则将高电平信号向作为错误检测纠正(ECC)监视电路的一部分的异或门(EXOR门)8的一个
输入端子输出。此外,在有二比特以上的错误的情况下,比较器7将高电平信号(错误)向作
为ECC监视电路的一部分的或门(OR门)9的3输入端子的一个端子输出。

在ECC电路3进行一比特的错误纠正时,错误/纠正结果输出部4将高电平信号向异
或门8的另一个输入端子输出。此外,在ECC电路3进行二比特以上的错误检测时,错误/纠正
结果输出部4将高电平信号向或门9的输入端子的其他一个端子输出。此外,或门9的输入端
子的其他一另个端子与异或门8的输出端子连接。

或门9的输出端子和与门(AND门)10的输入端子的一个连接。与门10的输入端子的
另一个被供给通过CPU向未图示的寄存器进行写入从而控制从与门10的信号输出的信号。
上述控制信号,在包含CPU、存储器诊断电路1以及存储器2在内的微型计算机进行通常动作
时,被设定为高电平(H)。有关将控制信号设置为低电平(L)的情况(功能检测时)将在第二
实施方式中叙述。当与门10的输出信号为高电平时,成为表示ECC电路3异常的异常检测信
号,例如成为将微型计算机重置的信号(RESET)、或用于对上位控制装置报告异常检测的信
号。

接着,说明本实施方式的作用。在CPU向存储器2进行读访问时,被读取的数据如前
所述,被保存至第二数据缓存器6中,并且经由ECC电路3进行的错误纠正处理而被保存至第
一数据缓存器5中。此外,比较器7将各数据缓存器5、6中所保存的数据进行比较。如果从存
储器2中读取的数据中没有错误,则从比较器7以及错误/纠正结果输出部4输出的各信号都
表示低电平,因此,与门10的输出信号也为低电平。另外,以下的“正常”、“异常”是有关ECC
电路3的动作的评价。

(A)<正常时:纠正一比特错误>

ECC电路3在检测从存储器2读取的数据有一比特错误时纠正该错误,被纠正后的
数据被保存至第一数据缓存器5。其结果,由于与第二数据缓存器6中所保存的数据产生一
比特的不同,因此,比较器7向异或门8输出高电平信号。此外,由于ECC电路3进行了纠正处
理,错误/纠正结果输出部4也向异或门8输出高电平信号。因此,异或门8的输出信号为低电
平。

另外,根据CPU执行的读访问的定时,如果需要屏蔽正常动作时的异或门8的输出
信号的期间,则在异或门8和或门9之间适当追加逻辑电路即可。

(B)<异常时:不进行纠正而产生一比特的不同>

另一方面,数据缓存器5、6中所保存的数据中有一比特的差别,比较器7向异或门8
输出高电平信号,但如果ECC电路3不进行纠正处理,则错误/纠正结果输出部4输出低电平
的信号。因此,异或门8的输出信号为高电平,经由或门9而与门10的输出信号为高电平,故
障被检出。

在该情况下,第二数据缓存器6中所保存的数据的值与ECC电路3从存储器2读取的
数据的值不相同的可能性高,存在ECC电路3发生故障的可能性。据此,避免CPU将没有正确
性保障的第一数据缓存器5中的数据读取并使用的情况。

(C)<异常时:有纠正而没有一比特的不同>

与(B)的情况相反,在比较器7向异或门8输出低电平信号、但ECC电路3进行纠正处
理的情况下,异或门8的输出信号为高电平,因此与门10的输出信号为高电平,故障被检出。
在该情况下,虽然数据缓存器5、6中所保存的数据有一比特的不同,但是ECC电路3进行纠正
处理后的结果是设想双方的数据一致。

此外,由于ECC电路3在CPU的读取数据中没有错误、相应的ECC比特产生一比特错
误的情况下,也同样进行错误纠正,因此与案例(C)为同样的状态。但是,该情况下,第一数
据缓存器5中所保存的数据必须为有效。产生了一比特错误,如果参照ECC比特则能够判别
读取的数据、ECC比特中的哪个发生了一比特的错误。

例如,从ECC比特生成三比特的状态位,将其定义如下,并赋予错误/纠正结果输出
部4。

第一位:二比特以上的错误→输出“错误”

第二位:一比特的数据错误→输出“纠正”

第三位:一比特的ECC比特错误→不输出“纠正”

错误/纠正结果输出部4参照上述的状态位决定是输出错误或纠正的任一个。(C)
的情况下,设立了第三位,因此向异或门8输出的信号为低电平。

(D)<正常时:检测二比特以上的错误>

在ECC电路3检测从存储器2中读取的数据中有二比特的错误的情况下,错误/纠正
结果输出部4向或门9输出高电平信号(错误)。因此,与门10的输出信号为高电平,故障被检
出。在该情况下,避免了CPU读取第一数据缓存器5的数据并使用。

(E)<异常时:双方的数据中有二比特以上的不同>

在数据缓存器5、6中所保存的数据中存在二比特的不同的情况下,比较器7向或门
9输出高电平信号。因此,与门10的输出信号为高电平,故障被检出。在该情况下,与(B)的案
例相同,第二数据缓存器6中所保存的数据的值与ECC电路从存储器2读取的数据的值不同,
存在ECC电路3发生故障的可能性。

根据以上的本实施方式,在存储器诊断电路1中,ECC电路3针对写入存储器2中并
被读取的数据,进行二比特以上的错误检测以及一比特的错误纠正。第一数据缓存器5中保
存从存储器2读取且由ECC电路3进行了错误纠正后的数据,第二数据缓存器6中直接保存从
存储器2中读取的数据。并且,比较器7将分别保存在第一数据缓存器5以及第二数据缓存器
6中的数据进行比较。

如果比较器7的比较结果是双方的数据值有一比特不同且ECC电路3进行错误纠
正,则由异或门8以及或门9构成的ECC监视电路将第一数据缓存器5中所保存的数据值作为
有效,上述异常时的案例(B)、(C)、(E)以及正常时的案例(D),设为第一数据缓存器5中所保
存的数据值无效。因此,能够简单地判别ECC电路3的异常的有无。

此外,在第一数据缓存器5中所保存的数据中没有错误,与所述数据对应的ECC比
特中有一比特错误,并进行该纠正的情况下,错误/纠正结果输出部4不向异或门8输出“纠
正”信号而屏蔽。因此,能够避免将第一数据缓存器5中所保存的没有错误的数据作为无效。
而且,由此使得外部逻辑结构变得简单。

在此,错误/纠正结果输出部4将上述的状态位保存在寄存器等中并保持,在诊断
后,通过上位的控制装置等将被保持的状态位读取,从而能够判别发生了“错误”、“纠正”的
哪一个。此外,也能够判别“错误”或者“纠正”发生了错误比特几次。

因此,例如在“N”的值较大的情况下,外部的控制装置等能够将作为ECC电路3实施
了错误纠正后的结果而正常工作的状态识别为“错误”发生以前。据此,能够将“故障”之前
的正常动作的阶段发生错误作为警报而事前实施例如存储器2的交换等的处理。

进而,根据状态位比较错误比特数,由此能够容易地进行不良解析。而且,错误/纠
正结果输出部4保持ECC电路3纠正了的比特位置,从而能够进行更详细的不良解析。

(第二实施方式)

以下,对于与第一实施方式相同的部分赋予相同的符号并省略说明,针对不同的
部分进行说明。如图2所示,在第二实施方式中,在代替存储器2的存储器11中设置检查数据
存储区域12。在检查数据存储区域中预先存储有第一检查数据、第二检查数据。这些第一检
查数据、第二检查数据被用于在包含存储器诊断电路1的系统启动时,执行用于确认ECC电
路3的功能是否正常的检查序列。

第一检查数据被设定为表示读取的数据与ECC比特有1比特错误的组合,第二检查
数据被设定为表示双方有二比特以上的错误的组合。此外,在该情况下,CPU使作为ECC监视
电路的一部分的与门10的输入端子的一个为低电平,阻止重置信号被输出。

如图2所示,在CPU读取第二检查数据的情况下,如果第一数据缓存器5、第二数据
缓存器6中所保存的数据一致,但ECC电路3正常,则错误/纠正结果输出部4输出“错误”。因
此,或门9的输出信号为高电平。

如图3所示,在CPU读取第一检查数据的情况下,如果ECC电路3正常则检测一比特
错误并进行纠正,因此错误/纠正结果输出部4输出“纠正”。此外,比较器7检测一比特的不
同。因此,或门9的输出信号为低电平。

此外,如图4所示,当CPU读取被设定为ECC比特有一比特错误的第一检查数据时,
如果ECC电路3正常则纠正该一比特错误,因此第一数据缓存器5、第二数据缓存器6中所保
存的数据一致。在该情况下,如第一实施方式中所说明的,错误/纠正结果输出部4不输出
“纠正”而屏蔽。因此,与图3所示的案例相同,或门9的输出信号为低电平。

如上所述,如果针对各案例确认各信号的输出状态,则能够确认ECC电路3的功能
是否正常。

根据上述的第二实施方式,存储器11中具备预先存储了第一检查数据、以及第二
检查数据的检查数据存储区域12,在启动时,CPU从检查数据存储区域12中读取第一检查数
据、以及第二检查数据,在执行确认ECC电路3是否按所期望的进行动作的检查序列时,赋予
与门10的输入端子的一个低电平信号,将存储器诊断电路1的功能无效化。因此,能够不向
外部输出重置信号而确认ECC电路3的功能是否正常。

本公开并不限定于上述、或者附图中所记载的实施方式,也可以是以下的变形或
展开。如果将仅是ECC比特中发生一比特错误的案例无视而没有问题的情况下,也可以在
(C)中作为异常来处理。此外,也可以将错误/纠正结果输出部4的功能内置于ECC电路3中。
此外,也可以是将N作为“3”以上。此外,也可是与门10的输出信号不设为重置信号,例如使
CPU发生中断,将以后的处理交由CPU(例如如果上述中断发生多次,则输出重置)。

本公开虽然以实施例为基准进行了描述,但应理解为本公开并不限定于该实施例
或该结构。本公开也包括各种变形或等同范围内的变形。而且,各种组合或形式、进而,各种
的组合或形态、还有在它们中仅包含一个要素、其以上或以下的其他组合或形态也包含在
本公开的范畴或思想范围中。

关 键 词:
存储器 诊断 电路
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