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一种基于FPGA的高效数据缓冲方法.pdf

摘要
申请专利号:

CN201710049005.7

申请日:

2017.01.23

公开号:

CN106776374A

公开日:

2017.05.31

当前法律状态:

实审

有效性:

审中

法律详情: 实质审查的生效IPC(主分类):G06F 12/0871申请日:20170123|||公开
IPC分类号: G06F12/0871(2016.01)I 主分类号: G06F12/0871
申请人: 中国核动力研究设计院
发明人: 韩文兴; 孙福海; 张文帅; 余波; 赵洋; 董长龙; 王远兵; 吴志强; 刘宏春; 周继翔; 马权; 肖鹏; 刘明星
地址: 610000 四川省成都市一环路南三段28号
优先权:
专利代理机构: 成都行之专利代理事务所(普通合伙) 51220 代理人: 郭受刚
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法律状态
申请(专利)号:

CN201710049005.7

授权太阳城集团号:

|||

法律状态太阳城集团日:

太阳城集团2017.06.23|||2017.05.31

法律状态类型:

实质审查的生效|||公开

摘要

本发明公开了一种基于FPGA的高效数据缓冲方法,将检测合格的数据和帧头地址分离存储,数据存储于第一存储单元,帧头地址存储于第二存储单元,第二存储单元将存储太阳城集团提供给CPU,CPU可以根据自身负荷选择性获取帧头地址对应的数据,从而实现FPGA缓冲区的动态分配,提高FPGA缓冲区的利用率,在FPGA缓冲区中存储多帧完整的数据,进而使CPU有选择的获取数据,避免CPU对无效数据的读取导致数据缓冲效率低下的问题。

权利要求书

1.一种基于FPGA的高效数据缓冲方法,其特征在于,包括如下步骤:
A、对输入数据进行帧格式检测,具体包括帧头有效性检测、帧尾有效性检测和帧格式
校验;
B、当帧头、帧尾检测有效时,将输入数据存储至第一存储单元;同时,记录存储帧头地
址,并将帧头地址写入第二存储单元;
C、CPU获取第二存储单元存储的所有帧头地址,选择帧头地址,读取第一存储单元存储
的所选帧头地址对应的数据。
2.根据权利要求1所述的基于FPGA的高效数据缓冲方法,其特征在于,所述步骤C还包
括CPU获取第二存储单元状态数据,所述第二存储单元状态数据包括第二存储单元的空、满
信号以及存储的帧头地址个数。
3.根据权利要求1所述的基于FPGA的高效数据缓冲方法,其特征在于,所述步骤B中当
帧头、帧尾检测有效时,将输入数据存储至第一存储单元包括对于每一帧数据,当帧头检测
有效时,开始将输入数据存储至第一存储单元,直至检测到帧尾检测有效时,结束存储。
4.根据权利要求1所述的基于FPGA的高效数据缓冲方法,其特征在于,所述步骤B中记
录存储帧头地址,并将帧头地址写入第二存储单元包括对于每一帧数据,当帧头检测有效
时,记录当前存储帧头地址,当帧尾检测有效时,将帧头地址写入第二存储单元。
5.根据权利要求1所述的基于FPGA的高效数据缓冲方法,其特征在于,所述步骤B还包
括对于相邻两帧数据,丢弃前一帧帧尾与下一帧帧头之间的数据。
6.根据权利要求1所述的基于FPGA的高效数据缓冲方法,其特征在于,所述第一存储单
元采用RAM。
7.根据权利要求1所述的基于FPGA的高效数据缓冲方法,其特征在于,所述第二存储单
元采用FIFO存储器。

关 键 词:
一种 基于 FPGA 高效 数据 缓冲 方法
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